JP2598583B2

JP2598583B2 - セル流制御方法

Info

Publication number: JP2598583B2
Application number: JP16349891A
Authority: JP
Inventors: 秀雄龍野; 信之戸倉
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 1991-06-07
Filing date: 1991-06-07
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPH04361441A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重ディジタル
伝送において、セルを単位とする情報列を伝送するパス
（バーチャルチャネルを多重化したもの）または伝送路
（パスをさらに多重化したもの）の無瞬断切り換えを行
う場合に、現用パスまたは現用伝送路と、予備用パスま
たは予備用伝送路の伝送遅延を合わせる遅延回路におけ
るセル流制御方法に関する。

【０００２】なお、パスまたは伝送路の無瞬断切り換え
は、伝送路復旧後の切り戻し、伝送路またはノード工事
のために支障となる区間の移転および切り戻し、伝送路
の伝送品質劣化時の伝送路切り換えおよび切り戻しその
他において行われている。また、以下の説明ではパスの
無瞬断切り換えについて述べるが、伝送路の無瞬断切り
換えについても同様に説明される。

【０００３】

【従来の技術】セルは、バーチャルチャネル（以下、
「ＶＣ」という。）を識別する識別子ＶＣＩ（バーチャ
ルチャネルアイデンティファイヤ）と、バーチャルパス
（以下、「ＶＰ」という。）を識別する識別子ＶＰＩ
（バーチャルパスアイデンティファイヤ）をヘッダ領域
にもつ固定長（53バイト）のパケットである。なお、同
一ＶＣＩの実セル流がＶＣを構成し、同一ＶＰＩの実セ
ル流がＶＰを構成する。

【０００４】図６は、無瞬断切り換えを行うパスの構成
例を示す図である。なお、本構成例は、並列伝送を行い
受信側で無瞬断切り換えを行う場合のものである。図に
おいて、受信側で、パス切換スイッチ６１が伝送遅延の
大きい現用パス６２から伝送遅延の小さい予備用パス６
３に無瞬断で切り換えを行う場合には、その間の伝送遅
延差を吸収するために予備用パス６３側にセルを一時蓄
積する遅延回路６４が必要になる。すなわち、パス切換
スイッチ６１が現用パス６２から予備用パス６３への無
瞬断切り換えを行うときに、遅延回路６４に蓄積されて
いるセルを順次読み出すことにより、切り換え時のセル
の紛失回避および到着順序を保証することができる。遅
延回路６４が吸収すべき伝送遅延差は3000セル時間に及
ぶこともある。

【０００５】なお、遅延回路６４は、パスの切換区間
Ａ，Ｂの送信側あるいは受信側の装置に置かれるが、図
は受信側に置かれた状態を示す。また、遅延回路６４
は、遅延処理する必要がある実セルのみを蓄積し、遅延
処理の意味をもたない空セル（アイドルセル，情報をも
たないセル，捨ててよいセル）はすべて取り除く構成に
なっている。なお、伝送路上での空セルは空セルを示す
ビット列を含むが、装置内での空セルは無信号区間であ
る。

【０００６】図７は、パス切り換え前のＡ点におけるセ
ル流量の時間変化を示す図である。図において、パス内
のセル流は実セルと空セルにより構成され、単位時間内
の実セル占有率が高い場合にはセル流量（実セル）が多
くなり、低い場合には少なくなる。ａ時刻において無瞬
断切り換えが行われる場合には、遅延回路６４に蓄積さ
れたｂ時刻までの時間区間のセル流を読み出すことによ
り伝送遅延差が吸収される。すなわち、ａ時刻より前で
は現用パス６２を経由したセル流がパス切換スイッチ６
１を介してＢ点を通過する。また、ａ時刻以降では予備
用パス６３を経由したセル流が遅延回路６４およびパス
切換スイッチ６１を介してＢ点を通過する。

【０００７】このように、従来方法では伝送遅延の大き
い現用パス６２から伝送遅延の小さい予備用パス６３に
無瞬断で切り換えを行うときの伝送遅延差の吸収のため
に遅延回路６４が用いられ、さらに空セルの取り除きに
よって時間圧縮が行われている。したがって、パス切換
スイッチ６１による予備用パス６３への切り換え後は、
遅延回路６４から実セルのみが連続的に読み出されるこ
とになる。その結果、図８に示すように、パス切り換え
時にＢ点で観測されるセル流量は、Ａ点において時刻ａ
から時刻ｂまでに通過した実セルが一気に読み出される
ので一時的に大きくなる。

【０００８】図１０は、従来の遅延回路の構成例を示す
ブロック図である。図において、従来の遅延回路はＦＩ
ＦＯ（ファーストイン−ファーストアウトメモリ）８０
により実現されている。書き込みアドレス発生回路８１
は、セル書き込み制御信号９１に応じて書き込みアドレ
スを発生する。メモリ８２は、書き込みアドレス発生回
路８１から出力される書き込みアドレスが示す領域に入
力セル９２の書き込みを行う。なお、その書き込みは実
セルのみについて到着順に行われ、空セルは取り除かれ
る。また、読み出しアドレス発生回路８３は、セル読み
出し制御信号９３に応じて読み出しアドレスを発生す
る。メモリ８２は、読み出しアドレス発生回路８３から
出力される読み出しアドレスに応じて、最初に書き込ま
れたセルから順に読み出して出力セル９４として出力す
る。なお、各回路はクロック９５に応じて動作し、メモ
リ８２からセルがすべて読み出されたときにエンプティ
ー信号９６が出力される。

【０００９】

【発明が解決しようとする課題】しかし、伝送遅延差の
吸収のために上述した遅延回路による従来のセル流制御
方法では、蓄積されていた実セルが連続して読み出され
るので、ＶＣごとにセルを処理する交換機あるいはＶＣ
により接続された受信側端末ではＶＣの速度が一時的に
上昇することが避けられなかった。したがって、ときに
は交換機におけるセル交換処理あるいは受信側端末によ
るセル受信処理が追いつかなくなることがあった。

【００１０】一方、セルを単位として情報伝達する非同
期転送モード(ＡＴＭ:AsynchronousTransfer Mode)伝達
網では、送信側端末から出力されるセル量（ＶＣ速度）
が、端末ごとの伝送速度で一定時間に送出するセル個数
および最小セル間隔により、平均速度およびピーク速度
として規定される。従来のセル流制御方法では、この平
均速度およびピーク速度が大幅に上昇する。

【００１１】特に、ＶＣが多重化されているパス（また
はそのパスがさらに多重化されている伝送路）でかつ使
用率が少ない時間帯では、伝送遅延の少ない方向に無瞬
断切り換えを行った場合に伝送遅延差分のセルが短時間
に遅延回路から放出されるので、セル流の時間圧縮効果
が非常に大きくなる。すなわち、ＶＣの平均速度および
ピーク速度が急激に上昇し、上述した問題点が顕著にな
る。

【００１２】本発明は、伝送遅延の少ない方向に無瞬断
切り換えを行った場合でもＶＣの平均速度およびピーク
速度の上昇を極力小さくすることができるセル流制御方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、整数Ｎ番目
ごとのセルが空セルであればその空セル区間を取り除
き、空セルを取り除いたセル流を遅延回路の出力とする
ことを特徴とする。

【００１４】請求項２に記載の発明は、遅延回路に到着
するパスまたは伝送路を構成する実セルおよび空セルか
らなるセル流に対して、整数Ｎ番目ごとのセル以降に最
初に到着する空セル区間を取り除き、空セルを取り除い
たセル流を遅延回路の出力とすることを特徴とする。

【００１５】請求項３に記載の発明は、遅延回路に到着
するパスまたは伝送路を構成する実セルおよび空セルか
らなるセル流に対して、整数Ｎ番目ごとのセルおよびそ
れに続く所定数のセルが空セルであるときに、少なくと
もその１つの空セル区間を取り除き、空セルを取り除い
たセル流を遅延回路の出力とすることを特徴とする。

【００１６】

【作用】図１は、本発明方法を実現する制御手段と遅延
回路の基本構成を示すブロック図である。

【００１７】図において、遅延回路は従来と同様のＦＩ
ＦＯ８０により構成される。ＦＩＦＯ８０は、書き込み
アドレス発生回路８１，メモリ８２および読み出しアド
レス発生回路８３を有し、セル書き込み制御信号９１，
入力セル９２，セル読み出し制御信号９３およびクロッ
ク９５に応じて実セルのみを蓄積し、出力セル９４およ
びエンプティー信号９６を出力する。

【００１８】請求項１に記載の発明は、制御手段１０が
ＦＩＦＯ８０に到着する実セルの有無を示すセル書き込
み制御信号９１により、Ｎ番目ごとのセルが空セルであ
ればその空セル区間を取り除き、さらに実セルおよび残
りの空セルの状態に応じてセル読み出し制御信号９３を
オンオフ制御することにより、セル流量の増加を適度に
抑えることができる。すなわち、セル流の時間圧縮が緩
和されるので平均速度およびピーク速度の上昇を小さく
することができる。この場合、出力セル９４のセル流量
上昇分は入力セル９２のセル流量の１／Ｎ以下となる。

【００１９】請求項２に記載の発明は、制御手段１０が
Ｎ番目ごとのセル以降に最初に到着する空セル区間を取
り除くことにより、同様にセル流量の増加を適度に抑え
ることができる。請求項３に記載の発明は、制御手段１
０がＮ番目ごとのセルおよびそれに続く所定数のセルが
空セルであるときに、少なくともその１つの空セル区間
を取り除くことにより、セル流量の大きい領域の時間圧
縮を緩和してピーク速度の上昇を抑えることができる。

【００２０】ここで、図６に示すＢ点において、本発明
方法によるパス切り換え後のセル流量の時間変化を図９
に示す。

【００２１】図９に示すように、空セルが適宜挿入さ
れ、長い時間にわたって時間圧縮されたセル流に置き換
えられるので、パス切り換え後でもセル流量の急激な上
昇を回避することができる。

【００２２】

【実施例】図２は、請求項１に記載の発明方法を実現す
る制御手段の実施例構成を示すブロック図である。図に
おいて、書き込みアドレス発生回路８１，メモリ８２お
よび読み出しアドレス発生回路８３を有する従来構成と
同様のＦＩＦＯ８０は、セル書き込み制御信号９１，入
力セル９２，セル読み出し制御信号９３およびクロック
９５を入力し、出力セル９４およびエンプティー信号９
６を出力する。

【００２３】本発明の特徴とするところは、本実施例で
はセル書き込み制御信号９１およびエンプティー信号９
６に加えて、セルの区切りを示すセルクロック２１，時
間圧縮動作指定信号２２およびセル読み出し指定信号２
３を入力し、セル読み出し制御信号９３の制御を行う制
御手段１０を備える構成にある。制御手段１０は、周期
カウンタ１１，ゲート回路１２，ＦＩＦＯ１３および制
御回路１４，１５から構成される。ここで、セルクロッ
ク２１は、遅延回路が含まれる伝送装置の入力側で、セ
ル同期回路等により実セルまたは空セルよりなる入力セ
ル流から抽出されるセルの区切り（セル長の周期）を示
す信号である。

【００２４】周期カウンタ１１は、セルクロック２１を
取り込んでその整数Ｎ倍の周期ごとに周期パルス２４を
出力する。ゲート回路１２は、時間圧縮動作指定信号２
２がオンのときに、周期パルス２４の位置でセル書き込
み制御信号９１が空セル区間であることを示す「０」で
ある場合にオフとなり、それ以外のときにはオンとなる
書き込み制御信号２５を出力する。セルクロック２１に
同期して動作するＦＩＦＯ１３は、書き込み制御信号２
５に応じた書き込みアドレスを発生する書き込みアドレ
ス発生回路１６と、その書き込みアドレスに応じた領域
にシリアルデータであるセル書き込み制御信号（実セル
の場合は「１」、空セルの場合は「０」）９１を蓄積す
るメモリ１７と、メモリ１７に読み出しアドレスを出力
する読み出しアドレス発生回路１８から構成され、読み
出しアドレスに応じてメモリ１７から読み出されるセル
読み出し制御ビット列２６がなくなったときにエンプテ
ィー信号２７を出力する。

【００２５】制御回路１４は、エンプティー信号２７が
与えられていないときに入力されるセル読み出し指定信
号２３に応じてオンとなり、エンプティー信号２７が与
えられるかセル読み出し指定信号２３が与えられないと
きにオフとなる読み出し制御信号２８を出力する。ＦＩ
ＦＯ１３の読み出しアドレス発生回路１８は、この読み
出し制御信号２８に応じて読み出しアドレスをメモリ１
７に出力する。制御回路１５は、ＦＩＦＯ８０からエン
プティー信号９６が与えられていないときにＦＩＦＯ１
３のメモリ１７から読み出されたセル読み出し制御ビッ
ト列２６が「１」であればオンとなり、エンプティー信
号９６が与えられるかセル読み出し制御ビット列２６が
「０」であればオフとなるセル読み出し制御信号９３を
出力する。

【００２６】このような構成では、従来と同様にＦＩＦ
Ｏ８０のメモリ８２には実セルのみが蓄積されるが、時
間圧縮動作指定信号２２がオンでセル読み出し指定信号
２３がオフである場合には、制御手段１０はシリアルデ
ータとして与えられるセル書き込み制御信号９１のう
ち、周期カウンタ１１で規定される周期位置に到着する
空セル区間を取り除いた実セルと空セルの配列を「１」
と「０」のビット列として記録する。次に、伝送遅延差
分のセル書き込み制御信号９１を記録した後に、セル読
み出し指定信号２３をオンにすることにより、制御回路
１４ではＦＩＦＯ１３からエンプティー信号２７が与え
られるまで読み出し制御信号２８をオンとし、ＦＩＦＯ
１３のメモリ１７から所定の空セル区間を取り除いたセ
ル読み出し制御ビット列２６を出力させる。制御回路１
５では、このセル読み出し制御ビット列２６の実セルの
有無を示す「１」と「０」に応じて、ＦＩＦＯ８０の読
み出しアドレス発生回路８３に与えるセル読み出し制御
信号９３のオンオフ制御を行う。したがって、ＦＩＦＯ
８０のメモリ８２からは、周期カウンタ１１で規定され
る周期位置に到着する空セルだけが取り除かされた実セ
ルと空セルが出力セル９４として出力される。

【００２７】なお、本実施例は、ＦＩＦＯ１３に実セル
の到着の有無を示すシリアルデータ（セル書き込み制御
信号９１）を書き込む際に、所定の周期位置の空セル区
間のデータを取り除いて記録し、それを順次読み出すこ
とによって時間圧縮を図る構成になっているが、ＦＩＦ
Ｏ１３への書き込み側では実セルの到着の有無を示すシ
リアルデータ（セル書き込み制御信号９１）をそのまま
記録し、読み出す際に周期的に空セル区間をスキップす
る（所定の周期位置で読み出されたシリアルデータが
「０」である場合には次のデータをＦＩＦＯ１３から読
み出す）構成としても同様である。

【００２８】ここで、以上示した動作により時間圧縮が
行われる原理について、図３を参照して説明する。図３
(a) は、遅延回路（ＦＩＦＯ８０）に到着するＶＣa お
よびＶＣb により表される２つのバーチャルチャネルを
多重化したパスの元のセル流を示す。実線矢印は実セル
を示し、破線矢印は空セルを示す。図３(b) は、元のセ
ル流のうち、Ｎ番目ごとのセルが空セルの場合にその空
セル区間が取り除かれた状態を示す。ここでは、周期位
置１に対応する空セルが取り除かれて時間圧縮が行わ
れるが、周期位置２では実セルが到着するので時間圧縮
は行われない。すなわち、従来構成ではすべての空セル
が取り除かれ、読み出し時に実セルのみが連続してセル
流量が一時に上昇し、平均速度およびピーク速度が大幅
に上昇したが、本発明ではＮ番目ごとのセル位置にある
空セルのみが取り除かれるのでセル流量の増加が適度に
抑えられ、平均速度およびピーク速度の上昇を緩和する
ことができる。また、空セル除去間隔Ｎを十分に大きく
とることにより、遅延回路出力におけるセル流量の増加
を極めて小さく抑えることができる。例えば、Ｎ＝100
とすれば、セル流量の上昇は１％以下に抑えることがで
きる。ただし、遅延回路内に蓄積された伝送遅延差分の
実セルが全て放出されるのに要する時間は、従来の連続
して実セルを読み出す方法に比べて 100倍以上になる。
なお、上記の原理によれば、実セル到着の有無を
「０」，「１」のビット列として記録する実現方法の他
に、ＦＩＦＯ８０に直接実セルおよびＮ番目ごとの空セ
ルを除いた空セルを書き込む構成で実現することもでき
る。

【００２９】また、Ｎ番目ごとのセルおよびそれに続く
所定数のセルが空セルであるときに、その内の１つの空
セルを取り除いたセル流を遅延回路出力とすれば、セル
流量の大きい領域では空セルの取り除きが減り、ピーク
速度の上昇を効果的に抑えることができる（請求項３に
記載の発明）。図４は、請求項２に記載の発明方法を実
現する制御手段の実施例構成を示すブロック図である。

【００３０】なお、本実施例は、図２に示す実施例構成
のゲート回路１２に代えて、セル書き込み制御信号９
１，セルクロック２１，時間圧縮動作指定信号２２およ
び周期パルス２４を入力し、書き込み制御信号４１を出
力する制御回路３１を備えたことを特徴とし、その他は
図２に示す実施例と同様である。すなわち、制御回路３
１は、時間圧縮動作指定信号２２がオンのときに、周期
パルス２４が入力された時点から最初にセル書き込み制
御信号９１が空セル区間であることを示す「０」となっ
たときにオフとなり、それ以外のときにはオンとなる書
き込み制御信号４１を出力する。その他の動作は図２に
示す実施例と同様である。

【００３１】ここで、本実施例における時間圧縮原理に
ついて図５を参照して説明する。図５(a) は、遅延回路
（ＦＩＦＯ８０）に到着するＶＣa およびＶＣb により
表される２つのバーチャルチャネルを多重化したパスの
元のセル流を示す。実線矢印は実セルを示し、破線矢印
は空セルを示す。図５(b) は、元のセル流のうち、Ｎ番
目ごとのセル以降に最初に到着する空セル区間が取り除
かれた状態を示す。ここでは、Ｎ番目のセル位置１以降
の最初の空セルと、次のＮ番目のセル位置２以降の最
初の空セルが取り除かれて時間圧縮が行われる。この
ように、本発明ではＮ番目ごとのセル以降に最初に到着
する空セルのみが取り除かれるのでセル流量の増加が適
度に抑えられ、平均速度およびピーク速度の上昇を緩和
することができる。また、空セル除去間隔Ｎを十分に大
きくとることにより、遅延回路出力におけるセル流量の
増加を極めて小さく抑えることができる。

【００３２】なお、元のセル流のＮ番目ごとのセル位置
の近傍に一定の窓を設け、その窓内に空セルがなければ
そのセル位置の近傍では空セルの取り除きを止めること
により、ピーク速度の上昇を効果的に抑えることができ
る。

【００３３】

【発明の効果】以上説明したように本発明は、遅延回路
に入力するセル流から周期的に空セルを除去したセル流
を遅延回路の出力とするので、元の単位時間あたりのセ
ル流量に対して遅延回路出力の単位時間あたりのセル流
量の増加を小さくすることができる。そのため、パスあ
るいは伝送路の切り換え時にＶＣの平均速度およびピー
ク速度の上昇を極力小さくすることができる。しかも、
長い時間にわたって元のセル流の時間圧縮が行われるの
で、従来と同様の伝送遅延差分の時間圧縮効果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明方法を実現する制御手段と遅延回路の基
本構成例を示すブロック図である。

【図２】請求項１に記載の発明の実施例構成を示すブロ
ック図である。

【図３】請求項１に記載の発明の時間圧縮原理について
説明する図である。

【図４】請求項２に記載の発明の実施例構成を示すブロ
ック図である。

【図５】請求項２に記載の発明の時間圧縮原理について
説明する図である。

【図６】無瞬断切り換えを行うパスの構成例を示す図で
ある。

【図７】パス切り換え前のＡ点におけるセル流量の時間
変化を示す図である。

【図８】パス切り換え後のＢ点におけるセル流量の時間
変化を示す図である。

【図９】本発明方式によるパス切り換え後のＢ点におけ
るセル流量の時間変化を示す図である。

【図１０】従来の遅延回路の構成例を示すブロック図で
ある。

【符号の説明】

１０制御手段１１周期カウンタ１２ゲート回路１３ＦＩＦＯ１４，１５制御回路１６書き込みアドレス発生回路１７メモリ１８読み出しアドレス発生回路３１制御回路６１パス切換スイッチ６２現用パス６３予備用パス６４遅延回路８０ＦＩＦＯ８１書き込みアドレス発生回路８２メモリ８３読み出しアドレス発生回路

フロントページの続き (56)参考文献特開平１−270427（ＪＰ，Ａ) 特開平１−286645（ＪＰ，Ａ) 特開平２−67849（ＪＰ，Ａ) 特開平３−216043（ＪＰ，Ａ) 特開平４−361443（ＪＰ，Ａ) 特開平４−361442（ＪＰ，Ａ) 特開平４−369140（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、整数Ｎ番目
ごとのセルが空セルであればその空セル区間を取り除
き、空セルを取り除いたセル流を遅延回路の出力とする
ことを特徴とするセル流制御方法。
【請求項２】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、整数Ｎ番目
ごとのセル以降に最初に到着する空セル区間を取り除
き、空セルを取り除いたセル流を遅延回路の出力とする
ことを特徴とするセル流制御方法。
【請求項３】セルを単位とする情報列を伝送する現用
パスまたは現用伝送路より伝送遅延の小さい予備用パス
または予備伝送路に備えられ、現用パスまたは現用伝送
路から予備用パスまたは予備伝送路にパスまたは伝送路
の切り換えを行う際に、パス間または伝送路間の伝送遅
延差を吸収するためセルを蓄積放出する遅延回路のセル
流制御方法において、前記遅延回路に到着するパスまたは伝送路を構成する実
セルおよび空セルからなるセル流に対して、整数Ｎ番目
ごとのセルおよびそれに続く所定数のセルが空セルであ
るときに、少なくともその１つの空セル区間を取り除
き、空セルを取り除いたセル流を遅延回路の出力とする
ことを特徴とするセル流制御方法。