JP2605082B2

JP2605082B2 - 半導体集積回路装置の製造方法

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Publication number: JP2605082B2
Application number: JP63044782A
Authority: JP
Inventors: 謙一黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-02-26
Filing date: 1988-02-26
Publication date: 1997-04-30
Anticipated expiration: 2012-04-30
Also published as: JPH01218060A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に、ダイナ
ミック型ランダムアクセスメモリ及び不揮発性メモリを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

マイクロコンピュータを内蔵する半導体集積回路装置
は、マイクロコンピュータの記憶部としてRAM（Ｒandom
Ａccess Memory）及びROM（Ｒead Ｏnly Ｍemory）を
有している。RAMとしてはＳ（Ｓtatic）RAMが搭載さ
れ、そのメモリセル（記憶素子）は６個のROSFET（6MOS
構成）で構成されている。ROMとしてはマスクROM、EP
（Ｅrasable Ｐrogrammable）ROM或はEEP（Ｅlectrical
ly Ｅrasable Ｐrogrammable）ROMが搭載されている。E
EPROMはFLOTOX（Floating Gate Ｔunnel Ｏxide）構造
のメモリセルが使用されている。

このように構成される半導体集積回路装置は、RAMと
して用いるSRAMのメモリセルを6MOS構造で構成している
ので、メモリセル面積が増大し集積度が低下する。そこ
で、この種の半導体集積回路装置のRAMとして、SRAMに
代えてＤ（Dynamic）RAMを用いる提案がある。例えば、
日経マグロウヒル社発行、日経マイクロデバイス、1987
年７月号、第71頁乃至第73頁。この提案された半導体集
積回路装置のDRAMは、メモリセルをメモリセル選択用MO
SFETと情報蓄積用容量素子との直列回路で構成してい
る。情報蓄積用容量素子は、半導体基板の主面部に形成
したｎ型半導体領域（下部電極）、誘電体膜、プレート
電極（上部電極）の夫々を順次積層した、所謂プレーナ
構造で構成されている。

この半導体集積回路装置は、DRAMのメモリセルの素子
数が少ないので、メモリセル面積を縮小し、集積度を向
上することができる特徴がある。

また、前記半導体集積回路装置は、EEPROMのFLOTOX構
造のメモリセルの製造工程の一部を利用してDRAMのメモ
リセルを形成しているので、製造工程を低減することが
できる特徴がある。この半導体集積回路装置は前述のよ
うにDRAM、EEPROM及び周辺回路を構成するMISFETを搭載
しており、これらの素子の製造方法は以下のとおりであ
る。

まず、EEPROMのFLOTOX構造のメモリセルのフローティ
ングゲート電極形成領域において、半導体基板主面部に
ゲート絶縁膜を形成する。

次に、前記ゲート絶縁膜の一部分を除去し、前記ゲー
ト絶縁膜よりも薄い膜厚のトンネル酸化珪素膜を形成す
る。

次に、前記ゲート絶縁膜上及びトンネル酸化珪素膜上
にフローティングゲート電極を形成する。

次に、前記フローティングゲート電極上にゲート絶縁
膜を形成する。この工程を利用し、その工程と同一製造
工程によって、DRAMのメモリセルの情報蓄積用容量素子
の誘電体膜（酸化珪素膜）及び周辺回路とMISFETのゲー
ト絶縁膜を形成する。

次に、前記FLOTTOX構造のメモリセルのフローティン
グゲート電極上にゲート絶縁膜を介在させてコントロー
ルゲート電極を形成する。この工程を利用し、その工程
と同一製造工程によって、DRAMのメモリセルの情報蓄積
用容量素子の誘電体膜上にプレート電極（上部電極）及
び周辺回路のMISFETのゲート絶縁膜上にゲート電極を形
成する。

〔発明が解決しようとする課題〕

前記情報蓄積用容量素子の誘電体膜は、前述のよう
に、FLOTOX構造のメモリセルのフローティングゲート電
極とコントロールゲート電極との間のゲート絶縁膜及び
周辺回路のMISFETのゲート絶縁膜と同一製造工程によっ
て形成されている。FLOTOX構造のメモリセルのコントロ
ールゲート電極には情報の書込動作、読出動作及び消去
動作に必要な比較的高い電圧が印加されるので、コント
ロールゲート電極下のゲート絶縁膜は薄い膜厚で形成す
ることができない。また、周辺回路のMISFETのゲート電
極には通常５［Ｖ］程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、DRAMのメモリセルの情報蓄積用容量素子
に蓄積される電荷量が低下し、電荷量を増加するには情
報蓄積用容量素子の占有面積が増大する。この結果、RA
Mの占有面積が増大するので、半導体集積回路装置の集
積度が低下する。

また、前記DRAMのメモリセルの情報蓄積用容量素子の
電荷量を増加するためには、FLOTOX構造の前記ゲート絶
縁膜及び周辺回路のMISFETのゲート絶縁膜と別の製造工
程で誘電体膜を形成する必要がある。このため、集積度
を向上するには半導体集積回路装置の製造工程が増加す
る。

本発明の目的は、ダイナミック型メモリ（DRAM）及び
不揮発性メモリを備えた半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。

本発明の他の目的は、ダイナミック型記憶素子の面積
を縮小すると共に、不揮発性記憶素子や周辺回路の素子
の特性の最適化を図ることによって、前記目的を達成す
ることが可能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置の製造
工程を低減することが可能な技術を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

一方の電極を形成する半導体領域上に誘電体膜を介在
させて他方の電極を形成した情報蓄積用容量素子を有す
る複数のダイナミック型記憶素子より構成のDRAM部を半
導体基体主面の所定領域部分に備え、トンネル現象を用
いて電流を流すところのトンネル絶縁膜を介在させてフ
ローティングゲート電極を形成した複数の不揮発性記憶
素子より構成のROM部を前記半導体基体主面の他の所定
領域部分に備えた半導体集積回路装置の製造方法であっ
て、前記DRAM部におけるダイナミック型記憶素子の情報
蓄積用容量素子の他方の上部電極を前記半導体基体主面
の一部に形成する工程と、前記ROM部における不揮発性
記憶素子のフローティングゲート電極を形成する工程と
を同一製造工程で行なった。

〔作用〕

上述した手段によれば、前記情報蓄積用容量素子の上
部電極を形成する工程でフローティングゲート電極を形
成することができるので、フローティングゲート電極を
形成する工程に相当する分、半導体集積回路装置の製造
工程を低減することができる。

以下、本発明の構成について、マイクロコンピュータ
を内蔵する半導体集積回路装置に本発明を適用した一実
施例とともに説明する。

なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

〔発明の実施例〕

（実施例Ｉ）本発明の実施例Ｉであるマイクロコンピュータを内蔵
する半導体集積回路装置を第１図Ａ及び第１図Ｂ（各素
子を示す要部断面図）で示す。

第１図Ａ及び第１図Ｂに示すように、半導体集積回路
装置は１つの共通の単結晶珪素からなるp^-型半導体基板
１で構成されている。つまり、半導体基板１は、作図
上、第１図Ａと第１図Ｂとで分けて記載してあるが、実
際には一体に構成されている。

半導体基板１の主面には、第１図Ａに示すように、マ
イクロコンピュータの記憶分を構成するRAM及びROMの記
憶素子が構成されている。RAMはDRAMで構成されてお
り、そのメモリセル（ダイナミック型記憶素子）DMが記
載されている。ROMはEEPROM、EPROM及びマスクROMで構
成されており、EEPROMのFLOTOX構造のメモリセル（不揮
発性記憶素子）FM及びEPROMのメモリセル（不揮発性記
憶素子）EMの夫々が記載されている。マスクROMのメモ
リセルは、第１図Ｂに示す素子（ｎチャネルMISFET）と
実質的に同一構造で構成されるので、ここでは図示せず
又説明も省略する。また、半導体基板１の他の領域の主
面には、第１図Ｂに示すように、周辺回路を構成する相
補型MISFET（CMOS）が構成されている。CMOSは、ｎチャ
ネルMISFETQn₁、Qn₂、ｐチャネルMISFETQp₁、Qp₂の夫々
を組合せて構成している。ｐチャネルMISFETQp₁、Qp₂の
夫々は、半導体基板１の主面部に設けられたn^-型ウエル
領域２の主面に構成されている。

半導体基板１の主面に構成された半導体素子はフィー
ルド絶縁膜３及びｐ型チャネルストッパ領域４で他の領
域と電気的な分離がなされている。ウエル領域２の主面
に構成された半導体素子はフィールド絶縁膜３で他の領
域と電気的な分離がなされている。フィールド絶縁膜３
は、半導体基板１、ウエル領域２の夫々の主面を選択的
に酸化した酸化珪素膜で形成されている。チャネルスト
ッパ領域４は半導体基板１の主面部であってフィールド
絶縁膜３下に構成されている。

DRAMのメモリセルDMは、第１図Ａの左側に示すよう
に、メモリセル選択用MISFETQdsと情報蓄積用容量素子
Ｃとの直列回路で構成されている。

前記情報蓄積用容量素子Ｃは、ｎ型半導体領域（下部
電極）７、誘電体膜８、プレート電極（上部電極）９を
順次重ね合せて構成されている。この情報蓄積用容量素
子Ｃは所謂プレーナ構造（MOS構造）で構成されてい
る。

半導体領域７は半導体基板１の主面部に構成されてい
る。

誘電体膜８は半導体領域７（半導体基板１）の主面を
酸化した酸化珪素膜で形成されている。誘電体膜８は後
述するEEPROMのメモリセルFMのトンネル絶縁膜（酸化珪
素膜）８と実質的に同一の膜厚、例えば100［Å］程度
の薄い膜厚で形成されている。この誘電体膜８、トンネ
ル絶縁膜８の夫々は、メモリセル選択用MISFETQdsや周
辺回路のMISFETQn₁、Qn₂、Qp₁、Qp₂の夫々のゲート絶縁
膜６又は12に比べて薄い膜厚で形成されている。つま
り、情報蓄積用容量素子Ｃの誘電体膜８は薄い膜厚で形
成されているので、情報蓄積用容量素子Ｃの電荷蓄積量
を増加し、メモリセルDMの面積を縮小できるように構成
されている。

プレート電極９は誘電体膜８の上部に構成されてい
る。プレート電極９は例えば抵抗値を低減する不純物
（P,As或はＢ）が導入された多結晶珪素膜で形成されて
いる。プレート電極９は例えば3000〜4000［Å］程度の
膜厚で形成されている。このプレート電極９は製造工程
における第１層目のゲート電極材料で形成されている。
プレート電極９の表面上には層間絶縁膜10が設けられて
いる。

メモリセル選択用MISFETQdsは、主に、半導体基板
１、ゲート電極膜12、ゲート電極13、ソース領域及びド
レイン領域である一対のｎ型半導体領域15及び一対のn⁺
型半導体領域19で構成されている。つまり、メモリセル
選択用MISFETQdsはｎチャネルMISFETで構成されてい
る。

半導体基板１はチャネル形成領域として使用されてい
る。

ゲート絶縁膜12は半導体基板１の主面部を酸化した酸
化珪素膜で形成されている。このゲート絶縁膜12は前述
のように情報蓄積用容量素子Ｃの誘電体膜８に比べて厚
い膜厚例えば250［Å］程度の膜厚で形成されている。
つまり、ゲート絶縁膜12は、通常の動作範囲（例えば半
導体基板１とゲート電極13との間の電圧が５［Ｖ］）に
おいて、半導体基板１とゲート電極13との間の絶縁耐圧
を確保できるように構成されている。

ゲート電極13はゲート絶縁膜12の上部に構成されてい
る。ゲート電極13は例えば抵抗値を低減する不純物が導
入された多結晶珪素膜で形成されている。ゲート電極13
は例えば3000〜4000［Å］程度の膜厚で形成されてい
る。ゲート電極13は製造工程における第２層目のゲート
電極材料で形成されている。また、ゲート電極13は、抵
抗値を低減するために、単層の高融点金属膜や高融点金
属シリサイド膜、或は多結晶珪素膜上に高融点金属膜や
高融点金属シリサイド膜を設けた複合膜で形成してもよ
い。また、ゲート電極13はワード線（WL）13と一体に構
成されている。

低不純物濃度のｎ型半導体領域15は、高不純物濃度の
n⁺型半導体領域19とチャネル形成領域との間に設けられ
ている。この半導体領域15は所謂LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETを構成する。半導体領域15はゲ
ート電極13に対して自己整合で構成されている。高不純
物濃度のn⁺型半導体領域19はサイドウォールスペーサ18
を介在させてゲート電極13に対して自己整合で構成され
ている。

このメモリセル選択用MISFETQdsの一方の半導体領域1
9は情報蓄積用容量素子Ｃの下部電極である半導体領域
７と一体に構成（接続）されている。メモリセル選択用
MISFETQdsの他方の半導体領域19には、層間絶縁膜21に
形成された接続孔22を通して配線23が接続されている。
配線23は相補性データ線（DL）として使用される。配線
23は例えばアルミニウムやSi又は及びCuが添加されたア
ルミニウム合金で形成する。Siはアロイスパイク現象を
低減する。Cuはストレスマイグレーションを低減する。

このように構成されるメモリセルDM上には図示してい
ないがファイナルパッシベーション膜が構成されてい
る。

EEPROMのメモリセルFMは、第１図Ａの中央部に示すよ
うに、FLOTOX構造の電界効果トランジスタQfとメモリセ
ル選択用MISFETQfsとの直列回路で構成されている。つ
まり、メモリセルFMは２トランジスタ構造で構成されて
いる。

電界効果トランジスタQfは情報“1"又は“0"を有する
ように構成されている。電界効果トランジスタQfは、主
に、半導体基板１、半導体領域７、ゲート絶縁膜６、ト
ンネル絶縁膜８、フローティングゲート電極９、ゲート
絶縁膜11、コントロールゲート電極13、ソース領域及び
ドレイン領域である一対のｎ型半導体領域15及び一対の
n⁺型半導体領域19で構成されている。

前記半導体基板１はチャネル形成領域として使用され
る。

半導体領域７は、ドレイン領域として使用される半導
体領域19と一体に構成され、トンネル絶縁膜８下の半導
体基板１の主面部まで引き出されている。

ゲート絶縁膜６は半導体基板１の主面を酸化して形成
した酸化珪素膜で形成されている。ゲート絶縁膜６は、
前記情報蓄積用容量素子Ｃの誘電体膜８に比べて厚い膜
厚例えば500［Å］程度の膜厚で形成されている。つま
り、ゲート絶縁膜６は、通常の情報書込動作及び消去動
作範囲（例えば半導体領域７とコントロールゲート電極
13との間の電圧が17〜20［Ｖ］）において、半導体領域
７とフローティングゲート電極９との間の絶縁耐圧を確
保できるように構成されている。

トンネル絶縁膜８は、フローティングゲート電極９下
のゲート絶縁膜６の一部を除去し、この除去された部分
の半導体基板１の主面を酸化した酸化珪素膜で形成され
ている。トンネル絶縁膜８は、誘電体膜８と同様に薄い
膜厚例えば100［Å］程度の膜厚で形成されている。こ
のように、薄い膜厚のトンネル絶縁膜８は、単位面積当
りのトンネル電流量を増加することができるので、メモ
リセルFMの情報書込動作及び消去動作に要する時間を短
縮することができる。

フローティングゲート電極９は前記情報蓄積用容量素
子Ｃのプレート電極９と同様に第１層目のゲート電極材
料で構成されている。

ゲート絶縁膜11はフローティングゲート電極９の表面
を酸化した酸化珪素膜で形成されている。ゲート絶縁膜
11は、情報書込動作、読出動作及び消去動作範囲におい
て、フローティングゲート電極９とコントロールゲート
電極13との間の絶縁耐圧を確保できるように構成されて
いる。ゲート絶縁膜11は例えば300〜400［Å］程度の比
較的厚い膜厚で形成されている。

コントロールゲート電極13はゲート絶縁膜11上に設け
られている。コントロールゲート電極13はDRAMのメモリ
セルDMのメモリセル選択用MISFETQdsのゲート電極13と
同様に第２層目のゲート電極材料で構成されている。

この電界効果トランジスタQfはLDD構造で構成されて
いる。

メモリセル選択用MISFETQfsは、基本的に、半導体基
板１、ゲート絶縁膜６、ゲート電極９、ソース領域及び
ドレイン領域である一対のｎ型半導体領域15及び一対の
n⁺型半導体領域19で構成されている。

ゲート絶縁膜６、ゲート電極９の夫々は、電界効果ト
ランジスタQfの夫々と実質的に同一の製造工程で構成さ
れている。メモリセル選択用MISFETQfsはLDD構造で構成
されている。メモリセル選択用MISFETQfsのソース領域
である半導体領域19は電界効果トランジスタQfのドレイ
ン領域である半導体領域19と一体に構成されている。

メモリセル選択用MISFETQfsのゲート電極９上には層
間絶縁膜11を介在させてシャント用配線13が設けられて
いる。このシャント用配線13は、ワード線の延在する方
向において、メモリセル選択用MISFETQfs毎或は所定数
毎に層間絶縁膜11に形成された接続孔（図示しない）を
通してゲート電極９に接続されている。つまり、シャン
ト用配線13は、メモリセル選択用MISFETQfsのゲート電
極９及びそれと一体に構成されたワード線の抵抗値を低
減することができる。また、メモリセル選択用MISFETQf
sは、電界効果トランジスタQfと同様に、ゲート電極９
及びシャント用配線13からなる２層ゲート構造で構成さ
れている。このように、電界効果トランジスタQf、メモ
リセル選択用MISFETQfsの夫々を２層ゲート構造で構成
すると、両者のゲート間寸法は、製造工程におけるマス
ク合せ余裕寸法を必要とせずに、加工寸法だけで規定す
ることができる。つまり、電界効果トランジスタQfとメ
モリセル選択用MISFETQfsとの間隔を縮小し、メモリセ
ルFMの占有面積を縮小することができる。

メモリセルFMの電界効果トランジスタQfのソース領域
である半導体領域19には接続孔22を通して配線23が接続
されている。この配線23はソース配線（SL）として使用
される。メモリセルFMのメモリセル選択用MISFETQfsの
ドレイン領域である半導体領域19には接続孔22を通して
配線23が接続されている。この配線23はデータ線（DL）
として使用される。

EPROMのメモリセルEMは、第１図Ａの右側に示すよう
に、電界効果トランジスタで構成されている。メモリセ
ルEMは、主に、半導体基板１、ゲート絶縁膜６、フロー
ティングゲート電極９、ゲート絶縁膜11、コントロール
ゲート電極13、ソース領域及びドレイン領域である一対
のｎ型半導体領域16及び一対のn⁺半導体領域19で構成さ
れている。

このメモリセルEMは、前記EEPROMのメモリセルFMの電
界効果トランジスタQfと同様に２層ゲート構造でしかも
LDD構造で構成されている。このメモリセルEMである電
界効果トランジスタの低不純物濃度のｎ型半導体領域16
は、前記LDD構造のMISFETQds,Qf,Qfs等の低不純物濃度
のｎ型半導体領域15に比べて高い不純物濃度で構成され
ている。また、半導体領域16は他のMISFETQds,Qf,Qfs等
の高不純物濃度のn⁺型半導体領域19に比べて低い不純物
濃度で構成されている。この半導体領域16は、電界効果
トランジスタのドレイン領域の近傍において電界強度を
高めてホットキャリアの発生量を増加するように構成さ
れている。つまり、半導体領域16は、メモリセルEMのフ
ローティングゲート電極９に注入されるホットエレクト
ロンの発生量を増加し、情報の書込動作時間を短縮でき
るように構成されている。また、半導体領域16は、チャ
ネル形成領域の近傍のソース領域及びドレイン領域の抵
抗値を低減し、伝達コンダクタンスを低減し、情報読出
時間を短縮できるように構成されている。

メモリセルEMである電界効果トランジスタのソース領
域である半導体領域19には接続孔22を通して配線23が接
続されている。配線23はソース配線（SL）として使用さ
れる。前記電界効果トランジスタのドレイン領域である
半導体領域19には接続孔22を通して配線23が接続されて
いる。配線23はデータ線（DL）として使用される。

前記周辺回路のCMOSすなわちｎチャネルMISFETQn₁、Q
n₂、ｐチャネルMISFETQp₁、Qp₂の夫々は、第１図Ｂに示
すように構成されている。

ｎチャネルMISFETQn₁は、半導体基板１、ゲート絶縁
膜６、ゲート電極９、ソース領域及びドレイン領域であ
る一対のｎ型半導体領域15及び一対のn⁺型半導体領域19
で構成されている。

ｎチャネルMISFETQn₂は、半導体基板１、ゲート絶縁
膜12、ゲート電極13、ソース領域及びドレイン領域であ
る一対のｎ型半導体領域15及び一対のn⁺型半導体領域19
で構成されている。

ｐチャネルMISFETQp₁は、ウエル領域２、ゲート絶縁
膜６、ゲート電極９、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域17及び一対のp⁺型半導体領域20
で構成されている。

ｐチャネルMISFETQp₂は、ウエル領域２、ゲート絶縁
膜12、ゲート電極13、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域17及び一対のp⁺型半導体領域20
で構成されている。

前記ｎチャネルMISFETQn₁、ｐチャネルMISFETQp₁の夫
々は、前記メモリセルFMの電界効果トランジスタQf等の
ゲート絶縁膜６、フローティングゲート電極９の夫々と
同一製造工程によってゲート絶縁膜６、ゲート電極９の
夫々が形成されている。つまり、ｎチャネルMISFETQ
n₁、ｐチャネルMISFETQp₁の夫々は、第１層目のゲート
電極材料でゲート電極９が形成されている。

一方、前記ｎチャネルMISFETQn₂、ｐチャネルMISFETQ
p₂の夫々は、前記メモリセルDMのメモリセル選択用MISF
ETQdsのゲート絶縁膜12、ゲート電極13の夫々と同一製
造工程によってゲート絶縁膜12、ゲート電極13の夫々が
形成されている。つまり、前記ｎチャネルMISFETQn₂、
ｐチャネルMISFETQp₂の夫々は、第２層目のゲート電極
材料でゲート電極13が形成されている。

前記MISFETQn₁、Qn₂、Qp₁、Qp₂の夫々はLDD構造で構
成されている。ｎチャネルMISFETQn₁、Qn₂の夫々の半導
体領域19には配線23が接続されている。ｐチャネルMISF
ETQp₁、Qp₂の夫々の半導体領域20には配線23が接続され
ている。

このように、DRAMのメモリセルDM（ダイナミック型記
憶素子）、FLOTOX構造のメモリセルFM（不揮発性記憶素
子）及び周辺回路のMISFET（Qn₁,Qn₂,Qp₁,Qp₂）を備え
た半導体集積回路装置において、前記メモリセルDMの情
報蓄積用容量素子Ｃの誘電体膜８及び前記メモリセルFM
の電界効果トランジスタQfのトンネル絶縁膜８を、前記
MISFETのゲート絶縁膜６又は12よりも薄い膜厚で構成す
ることにより、前記情報蓄積用容量素子Ｃの電荷蓄積量
を向上してメモリセルDMの占有面積を縮小することがで
きるので、DRAMの集積度を向上することができ、前記ト
ンネル絶縁膜８に流せるトンネル電流量を増加すること
ができるので、EEPROMのメモリセルFMの情報書込時間を
短縮することができ、かつ、前記MISFETのゲート絶縁膜
６又は12の絶縁耐圧を向上することができるので、電気
的信頼性を向上することができる。

次に、前記半導体集積回路装置の製造方法について、
第２図Ａ及び第２図Ｂ乃至第９図Ａ及び第９図Ｂ（各製
造工程毎に示す要部断面図）を用いて簡単に説明する。

まず、単結晶珪素からなるp^-型半導体基板１を用意す
る。

次に、周辺回路のCMOSのｐチャネルMISFETQp₁及びQp₂
形成領域において、半導体基板１の主面部にn^-型ウエル
領域２を形成する。また、n^-型ウエル領域２とは異なる
半導体基板１の主面部の全領域あるいは周辺回路のCMOS
のｎチャネルMISFETQn₁及びQn₂形成領域にp^-型ウエル領
域を形成してもよい。

次に、半導体素子形成領域間において、半導体基板
１、ウエル領域２の夫々の主面上にフィールド絶縁膜３
を形成する。フィールド絶縁膜３は、半導体基板１、ウ
エル領域２の夫々の主面を選択的に酸化した酸化珪素膜
で形成する。このフィールド絶縁膜３を形成する工程と
実質的に同一製造工程によって、半導体基板１の主面部
のフィールド絶縁膜３下にｐ型チャネルストッパ領域４
を形成する。

次に、第２図Ａ及び第２図Ｂに示すように、半導体素
子形成領域において、半導体基板１、ウエル領域２の夫
々の主面上にゲート絶縁膜6Aを形成する。このゲート領
域膜6Aは電界効果トランジスタやMISFETのゲート絶縁膜
の一部として使用される。ゲート絶縁膜6Aは半導体基板
１、ウエル領域２の夫々の主面を酸化した酸化珪素膜で
形成する。

次に、第３図Ａ及び第３図Ｂに示すように、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃ形成領域及びEEPROM
のメモリセルFMの電界効果トランジスタQf形成領域にお
いて、半導体基板１の主面部にｎ型半導体領域７を同一
製造工程で形成する。半導体領域７は情報蓄積用容量素
子Ｃ形成領域において下部電極（一方の電極）を形成す
る。また、半導体領域７は電界効果トランジスタQf形成
領域においてドレイン領域（19）とフローティングゲー
ト電極（９）との間でトンネル電流を流すために形成さ
れる。半導体領域７はｎ型不純物例えばAs又はＰをゲー
ト絶縁膜6Aを通して半導体基板１の主面部に導入するこ
とによって形成される。半導体領域７は、例えば10
¹⁵［atoms/cm²］程度のAsを60〜100［KeV］程度のエネ
ルギのイオン打込みで導入することによって形成する。
このｎ型不純物の導入に際しては、図示しないフォトレ
ジスト膜を導入用マスクとして使用する。

次に、前記DRAMのメモリセルDMの情報蓄積用容量素子
Ｃ形成領域及びEEPROMのメモリセルFMの電界効果トラン
ジスタQf形成領域において、ゲート絶縁膜6Aを選択的に
除去する。電界効果トランジスタQf形成領域のゲート絶
縁膜6Aは、フローティングゲート電極（９）形成領域下
の一部分を除去する。

次に、第４図Ａ及び第４図Ｂに示すように、前記ゲー
ト絶縁膜6Aを除去した領域において、半導体基板１（実
際には半導体領域７）の主面部に誘電体膜８及びトンネ
ル絶縁膜８を同一製造工程で形成する。誘電体膜８は情
報蓄積用容量素子Ｃ形成領域の半導体領域７の主面上に
形成される。トンネル絶縁膜８は電界効果トランジスタ
Qf形成領域の半導体領域７の主面上に形成される。誘電
体膜８、トンネル絶縁膜８の夫々は、半導体領域７の主
面を酸化した酸化珪素膜で形成し、前述のように薄い膜
厚で形成する。この誘電体膜８及びトンネル絶縁膜８を
形成する工程によって、同第４図Ａ及び第４図Ｂに示す
ように、ゲート絶縁膜6Aを成長させてゲート絶縁膜６を
形成する。このゲート絶縁膜６は、ゲート絶縁膜6Aに誘
電体膜８又はトンネル絶縁膜８の膜厚が加わるので、前
述のように厚い膜厚で形成される。

次に、誘電体膜８上、トンネル絶縁膜８上、ゲート絶
縁膜６上等を含む基板全面に第１層目のゲート絶縁層９
を堆積させる。この第１層目のゲート電極層９は例えば
CVDで堆積させた多結晶珪素膜で形成する。多結晶珪素
膜にはその堆積後に抵抗値を低減するためのｎ型不純物
例えばＰが導入（イオン打込み或は熱拡散）されてい
る。

次に、前記第１層目のゲート電極層９に所定のパター
ンニングを施し、第５図Ａ及び第５図Ｂに示すように、
プレート電極９、フローティングゲート電極９、ゲート
電極９の夫々を同一製造工程で形成する。プレート電極
９は、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形成
領域において、誘電体膜８上に形成される。フローティ
ングゲート電極９は、EEPROMの電界効果トランジスタQf
形成領域のトンネル絶縁膜８及びゲート絶縁膜６上、EP
ROMの電界効果トランジスタ形成領域のゲート絶縁膜６
上の夫々に形成される。夫々のフローティングゲート電
極９はゲート幅方向のみがパターンニングされている。
ゲート電極９は、EEPROMのメモリセル選択用MISFETQfs
形成領域、CMOSのｎチャネルMISFETQn₁形成領域、ｐチ
ャネルMISFETQp₁形成領域の夫々のゲート絶縁膜６上に
形成される。前記プレート電極９を形成する工程によっ
て、半導体領域（下部電極）７、誘電体膜８、プレート
電極（上部電極）９の夫々を順次重ね合せた、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃが完成する。

次に、前記プレート電極９上、フローティングゲート
電極９上及びゲート電極９上を覆う絶縁膜を形成する。
この絶縁膜はプレート電極９、フローティングゲート電
極９、ゲート電極９の夫々の表面を酸化した酸化珪素膜
で形成する。

次に、前記プレート電極９上の絶縁膜が残存させた状
態において、フローティングゲート電極９上及びゲート
電極９上の絶縁膜と、第１層目のゲート電極層９が形成
されていない領域のゲート絶縁膜６を選択的に除去す
る。

次に、基板全面に酸化処理を施し、第６図Ａ及び第６
図Ｂに示すように、プレート電極９の表面に層間絶縁膜
10、フローティングゲート電極９の表面にゲート絶縁膜
11、ゲート電極９の表面に絶縁膜11、半導体基板１の主
面上及びウエル領域２の主面上にゲート絶縁膜12の夫々
を形成する。これらの層間絶縁膜10、ゲート絶縁膜11、
絶縁膜11、ゲート絶縁膜12の夫々は同一製造工程によっ
て形成される。層間絶縁膜10は例えば2000〜3000［Å］
程度の厚い膜厚で形成される。ゲート絶縁膜11、絶縁膜
11の夫々は例えば300〜400［Å］程度の膜厚で形成され
る。ゲート絶縁膜12は例えば250［Å］程度の膜厚で形
成される。なお、前記プレート電極９の表面の層間絶縁
膜10は、基本的にはプレート電極９とその上層に延在す
るワード線13とを絶縁するので厚い方が好ましいが、ゲ
ート絶縁膜11等と同様に薄い膜厚で形成し、製造工程を
低減してもよい。

次に、層間絶縁膜10上、ゲート絶縁膜11上、絶縁膜11
上、ゲート絶縁膜12上を含む基板全面に第２層目のゲー
ト電極層13を堆積させる。第２層目のゲート電極層13は
例えばCVDで堆積させた多結晶珪素膜で形成する。この
多結晶珪素膜には第１層目のゲート電極層９と同様にｎ
型不純物が導入されている。

次に、EEPROMのメモリセルFM形成領域、EPROMのメモ
リセルEM形成領域の夫々において、前記第２層目のゲー
ト電極層13に第１回目のパターニングを施す。このパタ
ーンニングは、第２層目のゲート電極層13をパターンニ
ングすると共に、同一マスクを用いて層間絶縁膜11、フ
ローティングゲート電極９の夫々を順次パターンニング
する（重ね切りする）。このパターンニングによって、
EEPROMのメモリセルFM形成領域において、電界効果トラ
ンジスタQfのコントロールゲート電極13及びメモリセル
選択用MISFETQfsのシャント用配線13を形成することが
できる。また、EPROMのメモリセルEM形成領域におい
て、電界効果トランジスタのコントロールゲート電極13
を形成することができる。前記パターンニングは例えば
RIE等の異方性エッチングを用いて行う。EEPROMのメモ
リセルFMにおいて、電界効果トランジスタQf、メモリセ
ル選択用MISFETQfsの夫々を重ね切りした２層ゲート構
造で形成することによって、夫々のゲート電極間寸法に
製造工程におけるマスク合せ余裕寸法が加わらず、ゲー
ト電極間寸法をマスクの加工精度で規定することができ
るので、メモリセルFMの占有面積を縮小することができ
る。

次に、DRAMのメモリセルDM形成領域、CMOSのｎチャネ
ルMISFETQn₂形成領域、ｐチャネルMISFETQp₂形成領域の
夫々において、前記第２層目のゲート電極層13に第２回
目のパターンニングを施す。このパターンニングを施す
ことにより、第７図Ａ及び第７図Ｂに示すように、メモ
リセルDMのメモリセル選択用のMISFETQds、ｎチャネルM
ISFETQn₂、ｐチャネルMISFEQp₂の夫々のゲート電極13を
形成することができる。パターンニングは例えばRIE等
の異方性エッチングを用いて行う。

次に、基板全面に酸化処理を施し、ゲート電極９、1
3、フローティングゲート電極９、コントロールゲート
電極13の表面を覆う絶縁膜14を形成する。絶縁膜14は夫
々のゲート電極９、13の端部のゲート絶縁膜６、12の夫
々の膜厚を厚くし、絶縁耐圧を向上するために行う。

次に、DRAMのメモリセルDMのメモリセル選択用MISFET
Qds形成領域、EEPROMのメモリセルFM形成領域、CMOSの
ｎチャネルMISFETQn₁、Qn₂形成領域の夫々において、半
導体基板１の主面部にｎ型半導体領域15を形成する。半
導体領域15は例えば10¹³［atoms/cm²］程度のＰを50〜8
0［KeV］程度のエネルギのイオン打込みで導入すること
によって形成することができる。

次に、前記CMOSのｐチャネルMISFETQp₁、Qp₂形成領域
において、ウエル領域２の主面部にｐ型半導体領域17を
形成する。半導体領域17は例えば10¹³［atoms/cm²］程
度のＢを10〜20［KeV］程度のエネルギのイオン打込み
で導入することによって形成することができる。

次に、第８図Ａ及び第８図Ｂに示すように、EPROMの
メモリセルEM形成領域において、半導体基板１の主面部
に前記ｎ型半導体領域15よりも高不純物濃度のｎ型半導
体領域16を形成する。半導体領域16は主にドレイン領域
の近傍における電界強度を高めてホットキャリアの発生
量を増加するように構成されている。半導体領域16は例
えば10¹⁵［atoms/cm²］程度のAsを60〜100［KeV］程度
のエネルギのイオン打込みで導入することによって形成
することができる。

これらのLDD構造を形成するための半導体領域15、1
6、17の夫々は、ゲート電極９、13、フローティングゲ
ート電極９、コントロールゲート電極13のいずれかに対
して自己整合で形成されている。半導体領域15、16、17
の夫々は、形成する順序を入れ換えてもよいし、又前記
絶縁膜14を形成する前に形成してもよい。

次に、夫々のゲート電極９、13、フローティングゲー
ト電極９、コントロールゲート電極13の夫々の側壁にサ
イドウォールスペーサ18を形成する。サイドウォールス
ペーサ18は、例えばCVDで堆積させた酸化珪素膜にRIE等
の異方性エッチングを施すことによって形成することが
できる。

次に、DRAMのメモリセルDMのメモリセル選択用MISFET
Qds形成領域、EEPROMのメモリセルFM形成領域、EPROMの
メモリセルEM形成領域、CMOSのｎチャネルMISFETQn₁、Q
n₂形成領域において、半導体基板１の主面部にn⁺半導体
領域19を形成する。半導体領域19は例えば10¹⁶［atoms/
cm²］程度のAsを60〜100［KeV］程度のエネルギのイオ
ン打込みで導入することによって形成することができ
る。半導体領域19は、夫々のゲート電極９、13、フロー
ティングゲート電極９、コントロールゲート電極13に対
して自己整合で形成される。この半導体領域19を形成す
る工程によって、メモリセルDMのメモリセル選択用MISF
ETQds、メモリセルFMの電界効果トランジスタQf、メモ
リセル選択用MISFETQfs、メモリセルEMの電界効果トラ
ンジスタ、ｎチャネルMISFETQn₁、Qn₂の夫々が完成す
る。

次に、第９図Ａ及び第９図Ｂに示すように、CMOSのｐ
チャネルMISFETQp₁、Qp₂の夫々の形成領域において、ウ
エル領域２の主面部にp⁺型半導体領域20を形成する。半
導体領域20は例えば10¹⁵［atoms/cm²］程度のＢを10〜2
0［KeV］程度のエネルギのイオン打込みで導入すること
によって形成することができる。この半導体領域20を形
成する工程によって、ｐチャネルMISFETQp₁、Qp₂の夫々
が完成する。

次に、層間絶縁膜21、接続孔22の夫々が順次形成し、
前記第１図Ａ及び第１図Ｂに示すように、配線23を形成
する。層間絶縁膜21は例えばBPSG膜若しくはPSG膜の単
層か、或はそれを主体とした複合膜で形成する。

この後、基板全面ににファイナルパッシベーション膜
（図示しない）を形成することによって、本実施例Ｉの
半導体集積回路装置は完成する。

このように、情報蓄積用容量素子Ｃを有するDRAMのメ
モリセル（ダイナミック型記憶素子）DM及びトンネル絶
縁膜８を有するEEPROMのメモリセル（不揮発性記憶素
子）FMを備えた半導体集積回路装置の製造方法におい
て、前記メモリセルDMの情報蓄積用容量素子Ｃの誘電体
膜８を形成する工程と、前記メモリセルFMのトンネル絶
縁膜８を形成する工程とを同一製造工程で行うことによ
り、前記誘電体膜８を形成する工程でトンネル絶縁膜８
を形成することができるので、トンネル絶縁膜８を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。

また、情報蓄積用容量素子Ｃを有するDRAMのメモリセ
ルDM及びトンネル絶縁膜８を有するEEPROMのメモリセル
FMを備えた半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの下部電極を形
成する半導体領域７を形成する工程と、前記メモリセル
FMの電界効果トランジスタQfの半導体領域７を形成する
工程とを同一製造工程で行い、この後、前記情報蓄積用
容量素子Ｃの誘電体膜８を形成する工程と、前記電界効
果トランジスタQfのトンネル絶縁膜８を形成する工程と
を同一製造工程で行うことにより、前記情報蓄積用容量
素子Ｃの半導体領域７及び誘電体膜８を形成する工程で
電界効果トランジスタQfの半導体領域７及びトンネル絶
縁膜８を形成することができるので、前記半導体領域７
及びトンネル絶縁膜８を形成する工程に相当する分、半
導体集積回路装置の製造工程を低減することができる。

また、情報蓄積用容量素子Ｃを有するDRAMのメモリセ
ルDM及びフローティングゲート電極９を有するEEPROMの
メモリセルFM（又は及びEPROMのメモリセルEM）を備え
た半導体集積回路装置の製造方法において、前記メモリ
セルDMの情報蓄積用容量素子Ｃのプレート電極（上部電
極）９を形成する工程と、前記メモリセルFM（又は及び
メモリセルEM）のフローティングゲート電極９を形成す
る工程とを同一製造工程で行うことにより、前記情報蓄
積用容量素子Ｃのプレート電極９を形成する工程でフロ
ーティングゲート電極９を形成することができるので、
フローティングゲート電極９を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。

また、情報蓄積用容量素子Ｃ及びメモリセル選択用MI
SFETQdsを有するDRAMのメモリセルDM及びフローティン
グゲート電極９及びコントロールゲート電極13を有する
EEPROMのメモリセルFM（又は及びEPROMのメモリセルE
M）を備えた半導体集積回路装置の製造方法において、
前記メモリセルDMの情報蓄積用容量素子Ｃのプレート電
極（上部電極）９を形成する工程と、前記メモリセルFM
（又は及びメモリセルEM）のフローティングゲート電極
９を形成する工程とを同一製造工程で行い、前記メモリ
セルDMのメモリセル選択用MISFETQdsのゲート電極13を
形成する工程と、前記メモリセルFM（又はメモリセルE
M）のコントロールゲート電極13を形成する工程とを同
一製造工程で行うことをにより、前記情報蓄積用容量素
子Ｃのプレート電極９及びメモリセル選択用MISFETQds
のゲート電極13を形成する工程でメモリセルFMのフロー
ティングゲート電極９及びコントロールゲール電極９を
形成することができるので、フローティングゲート電極
９及びコントロールゲート電極13を形成する工程に相当
する分、半導体集積回路装置の製造工程を低減すること
ができる。

さらに、DRAMのメモリセルDM及びEEPROMのメモリセル
FMを有する半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの半導体領域
７、誘電体膜８、プレート電極９、メモリセル選択用MI
SFETQdsのゲート電極13の夫々を形成する工程と、前記
メモリセルFMの半導体領域７、トンネル絶縁膜８、フロ
ーティングゲート電極９、コントロールゲート電極13の
夫々を形成する工程とを同一製造工程で行うことによ
り、前記メモリセルDMの半導体領域７、誘電体膜８、プ
レート電極９、ゲート電極13の夫々を形成する工程で、
前記メモリセルFMの半導体領域７、トンネル絶縁膜８、
フローティングゲート電極９、コントロールゲート電極
13の夫々を形成することができるのでそれに相当する
分、半導体集積回路装置の製造工程をより低減すること
ができる。

（実施例II）本実施例IIは、前記実施例Ｉの半導体集積回路装置に
おいて、DRAMのメモリセルの情報蓄積用容量素子のプレ
ート電極を第２層目のゲート電極材料で形成し、メモリ
セル選択用MISFETのゲート電極を第１層目のゲート電極
材料で形成した、本発明の第２実施例である。

本発明の実施例IIであるマイクロコンピュータを内蔵
する半導体集積回路装置を第10図（各素子を示す要部断
面図）で示す。本実施例IIはDRAMのメモリセルを除くそ
他の素子構造が前記実施例Ｉと同一構造であるので、第
10図はDRAMのメモリセルDM、EEPROMのメモリセルFM及び
EPROMのメモリセルEMだけを示す。

第10図に示すように、半導体集積回路装置のDRAMのメ
モリセルDMは、メモリセル選択用MISFETQdsと情報蓄積
用容量素子Ｃとの直列回路で構成されている。

前記メモリセルDMの情報蓄積用容量素子Ｃは、ｎ型半
導体領域（下部電極）７、誘電体膜８、プレート電極
（上部電極）13の夫々を順次重ね合せたプレーナ構造で
構成されている。プレート電極13は第２層目のゲート電
極材料で形成されている。誘電体膜８は、EEPROMのメモ
リセルFMの電界効果トランジスタQfのトンネル絶縁膜８
と同様に薄い膜厚で形成されている。

メモリセル選択用MISFETQdsは、半導体基板１、ゲー
ト絶縁膜６、ゲート電極９、ソース領域及びドレイン領
域である一対のｎ型半導体領域15及び一対のn⁺型半導体
領域19で構成されている。ゲート電極９は第１層目のゲ
ート電極材料で形成されている。

次に、前記半導体集積回路装置の製造方法について、
第11図乃至第13図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。

まず、前記実施例Ｉと同様に、半導体基板１にウエル
領域２を形成した後、フィールド絶縁膜３、ｐ型チャネ
ルストッパ領域４の夫々を順次形成する。

次に、半導体素子形成領域において、半導体基板１、
ウエル領域２の夫々の主面上にゲート絶縁膜6Aを形成す
る。

次に、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形
成領域、EEPROMのメモリセルFMの電界効果トランジスタ
Qf形成領域の夫々の半導体基板１の主面部にｎ型半導体
領域７を形成する。

次に、EEPROMのメモリセルFMの電界効果トランジスタ
Qf形成領域において、半導体領域７上の一部のゲート絶
縁膜6Aを除去し、第11図に示すように、その除去された
領域にトンネル絶縁膜８を形成する。このトンネル絶縁
膜８を形成する工程によって、その他の領域のゲート絶
縁膜6Aをゲート絶縁膜６に成長させる。前記実施例Ｉと
異なり本実施例IIは、トンネル絶縁膜８を形成する工程
と別の工程によって情報蓄積用容量素子Ｃの誘電体膜８
を形成する。

次に、ゲート絶縁膜６上及びトンネル絶縁膜８上を含
む基板全面に第１層目のゲート電極層９を形成する。そ
して、第１層目のゲート電極層９に所定のパターンニン
グを施し、ゲート電極９及びフローティングゲート電極
９を形成する。ゲート電極９は、DRAMのメモリセルDMの
メモリセル選択用MISFETQds形成領域、EEPROMのメモリ
セルFMのメモリセル選択用MISFETQfs形成領域の夫々の
ゲート絶縁膜６上に形成される。フローティングゲート
電極９は、EEPROMのメモリセルFMの電界効果トランジス
タQfのゲート絶縁膜６及びトンネル絶縁膜８上、EPROM
のメモリセルEMのゲート絶縁膜６上に夫々に形成され
る。なお、図示しないが、ゲート電極９は、周辺回路の
CMOSのｎチャネルMISFETQn₁形成領域、ｐチャネルMISFE
TQp₁形成領域の夫々のゲート絶縁膜６上にも形成され
る。

次に、前記ゲート電極９、フローティングゲート電極
９の夫々の表面に絶縁膜11Aを形成する。絶縁膜11Aゲー
ト電極９、フローティングゲート電極９の夫々の表面を
酸化した酸化珪素膜で形成する。この絶縁膜11Aを形成
する工程によって、図示しないが、周辺回路のｎチャネ
ルMISFETQn₂形成領域の半導体基板１の主面上、ｐチャ
ネルMISFETQp₂形成領域のウエル領域２の主面上の夫々
にゲート絶縁膜（12）の一部として使用されるゲート絶
縁膜が形成される。

次に、第12図に示すように、DRAMのメモリセルDMの情
報蓄積用容量素子Ｃ形成領域のゲート絶縁膜６を選択的
に除去し、半導体領域７の主面を露出させる。

次に、前記露出された半導体領域７の主面上に誘電体
膜８を形成する。誘電体膜８は例えば半導体基板１の主
面を酸化して形成した酸化珪素膜で形成する。誘電体膜
８は、前記トンネル絶縁膜８と別の工程で形成される
が、実質的に同様の薄い膜厚で形成する。この誘電体膜
８を形成する工程によって、前記絶縁膜11Aを成長さ
せ、ゲート電極９の表面上に絶縁膜11、フローティング
ゲート電極９の表面上にゲート絶縁膜11を形成すること
ができる。また、周辺回路のCMOSのｎチャネルMISFETQn
₂形成領域、ｐチャネルMISFETQp₂形成領域の夫々におい
て、前記ゲート絶縁膜を成長させ、ゲート絶縁膜12を形
成することができる。

次に、誘電体膜８上、ゲート絶縁膜11上（及び図示し
ないゲート絶縁膜12上）等を含む基板全面に第２層目の
ゲート電極層13を形成する。そして、この第２層目のゲ
ート電極層13に２回のパターンニングを施し、第13図に
示すように、プレート電極13、コトロールゲート電極1
3、シャント用配線13（及び周辺回路のゲート電極13）
の夫々を形成する。

この後、前記実施例Ｉと同様に、絶縁膜14、半導体領
域15、16、17、サイドウォールスペーサ18、半導体領域
19、20、層間絶縁膜21、接続孔22、配線23の夫々を順次
形成することによって、本実施例IIの半導体集積回路装
置は完成する。

このように構成される半導体集積回路装置は、前記実
施例Ｉの効果以外に以下の効果を奏することができる。

情報蓄積用容量素子Ｃを有するDRAMのメモリセルDM及
びコントロールゲート電極13を有するEEPROMのメモリセ
ルFM（又は及びEPROMのメモリセルEM）を備えた半導体
集積回路装置の製造方法において、前記メモリセルDMの
情報蓄積用容量素子Ｃのプレート電極（上部電極）13を
形成する工程と、前記メモリセルFM（又は及びメモリセ
ルEM）のコントロールゲート電極13を形成する工程とを
同一製造工程で行うことにより、前記情報蓄積用容量素
子Ｃのプレート電極13を形成する工程でコントロールゲ
ート電極13を形成することができるので、コントロール
ゲート電極13を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。

また、情報蓄積用容量素子Ｃ及びメモリセル選択用MI
SFETQdsを有するDRAMのメモリセルDM及びフローティン
グゲート電極９及びコントロールゲート電極13を有する
EEPROMのメモリセルFM（又は及びEPROMのメモリセルE
M）を備えた半導体集積回路装置の製造方法において、
前記メモリセルFMのフローティングゲート電極９を形成
する工程と、前記メモリセルDMのメモリセル選択用MISF
ETQdsのゲート電極９を形成する工程との同一製造工程
で行い、前記メモリセルFMのコントロールゲート電極13
を形成する工程と、前記メモリセルDMの情報蓄積用容量
素子Ｃのプレート電極13を形成する工程とを同一製造工
程で行うことにより、前記メモリセル選択用MISFETQds
のゲート電極９及び情報蓄積用容量素子のプレート電極
13を形成する工程でメモリセルFMのフローティングゲー
ト電極９及びコントロールゲール電極９を形成すること
ができるので、フローティングゲート電極９及びコント
ロールゲート電極13を形成する工程に相当する分、半導
体集積回路装置の製造工程を低減することができる。

さらに、DRAのメモリセルDM及びEEPROMのメモリセルF
Mを有する半導体集積回路装置の製造方法において、前
記メモリセルDMの情報蓄積用容量素子Ｃの半導体領域
７、プレート電極13、メモリセル選択用MISFETQdsのゲ
ート電極９の夫々を形成する工程と、前記メモリセルFM
の半導体領域７、コントロールゲート電極13、フローテ
ィングゲート電極９の夫々を形成する工程とを同一製造
工程で行うことにより、前記メモリセルDMの半導体領域
７、プレート電極13、ゲート電極９の夫々を形成する工
程で、前記メモリセルFMの半導体領域７、コントロール
ゲート電極13、フローティングゲート電極９の夫々を形
成することができるのでそれに相当する分、半導体集積
回路装置の製造工程をより低減することができる。

（実施例III）本実施例IIIは、前記実施例Ｉの半導体集積回路装置
において、半導体素子を１層ゲート構造で構成した、本
発明の第３実施例である。

本発明の実施例IIIであるマイクロコンピュータを内
蔵する半導体集積回路装置を第14図Ａ及び第14図Ｂ（各
素子を示す要部断面図）で示す。

第14図Ａ及び第14図Ｂに示すように、DRAMのメモリセ
ルDMの情報蓄積用容量素子Ｃは、ｎ型半導体領域（下部
領域）７、誘電体膜８、プレート電極（上部電極）９の
夫々を順次重ね合せたプレーナ構造で構成されている。
プレート電極９は第１層目のゲート電極材料で形成され
ている。誘電体膜８は前記実施例Ｉと同様に薄い膜厚で
形成されている。

メモリセル選択用MISFETQdsは、半導体基板１、ゲー
ト絶縁膜６、ゲート電極９、ソース領域及びドレイン領
域である一対のｎ型半導体領域15及び一対のn⁺型半導体
領域19で構成されている。ゲート電極９は第１層目のゲ
ート電極材料で形成されている。つまり、DRAMのメモリ
セルDMは１層ゲート構造で構成されている。

EEPROMのメモリセルFMは、第14図Ａ及び第14図Ｂには
断面構造を示していないが、第17図（メモリセルの平面
図）に示すように、電界効果トランジスタQfとメモリセ
ル選択用MISFETQfsとの直列回路で構成されている。

電界効果トランジスタQfは、半導体基板１、ｎ型半導
体領域７、ゲート絶縁膜（第１ゲート絶縁膜）６、トン
ネル絶縁膜８、フローティングゲート電極９、ゲート絶
縁膜（第２ゲート絶縁膜）６、コントロールゲート電極
7A、ソース領域及びドレイン領域である一対のｎ型半導
体領域15及び一対のn⁺型半導体領域19で構成されてい
る。フローティングゲート電極９は第１層目のゲート電
極材料で形成されている。フローティングゲート電極９
は、ゲート幅方向に、ｎ型半導体領域で形成されたコン
トロールゲート電極7A上まで延在して設けられている。
フローティングゲート電極９とコントロールゲート電極
7Aとの間にはゲート絶縁膜（第２ゲート絶縁膜）６が設
けられている。コントロールゲート電極（半導体領域）
7Aは半導体領域７と同一製造工程で形成される。コント
ロールゲート電極7Aは接続孔22を通してワード線WLとし
て使用される配線23に接続されている。

メモリセル選択用MISFTQfsは、第17図に示すように、
半導体基板１、ゲート絶縁膜６、ゲート電極９、ソース
領域及びドレイン領域である一対のｎ型半導体領域15及
び一対のn⁺型半導体領域19で構成されている。ゲート電
極９は第１層目のゲート電極材料で構成されている。こ
のゲート電極９はワード線（WL）９と一体に構成されて
いる。このメモリセル選択用MISFETQfsは、前記DRAMの
メモリセルDMのメモリセル選択用MISFETQds、周辺回路
のｎチャネルMISFETQnと実質的に同一構造で構成されて
いる。つまり、EEPROMのメモリセルFMの電界効果トラン
ジスタQf、メモリセル選択用MISFETQfsの夫々は、１層
ゲート構造で構成されている。

EPROMのメモリセルEMは、前記EEPROMのメモリセルFM
の電界効果トランジスタQfと似た構造で構成されてい
る。つまり、メモリセルEMは、半導体基板１、ゲート絶
縁膜（第１ゲート絶縁膜）６、フローティングゲート電
極９、ゲート絶縁膜（第２ゲート絶縁膜）６、コントロ
ールゲート電極（ｎ型半導体領域）7Aで構成されてい
る。このメモリセル（電界効果トランジスタ）EMは１層
ゲート構造で構成されている。

周辺回路のCMOSのｎチャネルMISFETQnは、半導体基板
１、ゲート絶縁膜12、ゲート電極９、ソース領域及びド
レイン領域である一対のｎ型半導体領域15及び一対のn⁺
型半導体領域19で構成されている。ゲート電極９は第１
層目のゲート電極材料で構成されている。

ｐチャネルMISFETQpは、ウエル領域２、ゲート絶縁膜
12、ゲート電極９、ソース領域及びドレイン領域である
一対のｐ型半導体領域17及び一対のp⁺型半導体領域20で
構成されている。ゲート電極９は第１層目のゲート電極
材料で形成されている。つまり、CMOSのｎチャネルMISF
ETQn、ｐチャネルMISFTQpの夫々は１層ゲート構造で構
成されている。

次に、前記半導体集積回路装置の製造方法について、
第15図Ａ及び第15図Ｂと第16図Ａ及び第16図Ｂ（各製造
工程毎に示す要部断面図）とを用いて簡単に説明する。

まず、前記実施例Ｉと同様に、半導体基板１の主面部
にウエル領域２を形成し、この後、フィールド絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を形成する。

次に、半導体素子形成領域において、半導体基板１、
ウエル領域２の夫々の主面上にゲート絶縁膜の一部とし
て使用される絶縁膜6Aを形成する。

次に、周辺回路のCMOSのｎチャネルMISFETQn形成領
域、ｐチャネルMISFETQp形成領域の夫々において、前記
絶縁膜6Aを選択的に除去する。

次に、前記絶縁膜6Aが除去された、ｎチャネルMISFET
Qn形成領域、ｐチャネルMISFETQp形成領域の夫々におい
て、半導体基板１、ウエル領域２の夫々の主面上に新た
にゲート絶縁膜12を形成する。このゲート絶縁膜12を形
成する工程によって、前記絶縁膜6Aを成長させ、半導体
基板１、ウエル領域２の夫々の主面上にゲート絶縁膜６
を形成する。

次に、第15図Ａ及び第15図Ｂに示すように、DRAMのメ
モリセルDMの情報蓄積用容量素子Ｃ形成領域、EEPROMの
メモリセルFMの電界効果トランジスタQf及びメモリセル
選択用MISFETQfs形成領域、EPROMのメモリセルEM形成領
域の夫々において、半導体基板１の主面部にｎ型半導体
領域７及びコントロールゲート電極7Aを形成する。半導
体領域７、コントロールゲート電極7Aの夫々はイオン打
込みでｎ型不純物を導入することによって形成すること
ができる。

次に、DRAMのメモリセルDMの情報蓄積用容量素子Ｃ形
成領域、EEPORMのメモリセルFMの電界効果トランジスタ
Qfの形成領域の夫々において、ゲート絶縁膜６を選択的
に除去する。そして、この除去された半導体基板１の主
面上に誘電体膜８、トンネル絶縁膜８の夫々を形成す
る。

次に、ゲート絶縁膜６上、12上、誘電体膜８上、トン
ネル絶縁膜８上の夫々を含む基板全面に第１層目のゲー
ト電極層９を形成する。この後、第１層目のゲート電極
層９に所定のパターンニングを施すことによって、第16
図Ａ及び第16図Ｂに示すように、プレート電極９、ゲー
ト電極９、フローティングゲート電極９の夫々を形成す
ることができる。プレート電極９はDRAMのメモリセルDM
の情報蓄積用容量素子Ｃの上部電極を形成する。ゲート
電極９は、前記メモリセルDMのメモリセル選択用MISFET
Qds、EEPROMのメモリセルFMのメモリセル選択用MISFETQ
fs、周辺回路のCMOSのMISFETQn及びQpの夫々のゲート電
極を形成する。フローティングゲート電極９は、前記メ
モリセルFMの電界効果トランジスタQf、EPROMのメモリ
セルEMの夫々のフローティングゲート電極を形成する。

次に、前記実施例Ｉと同様に、半導体領域15、16、1
7、サイドウォールスペー18、半導体領域19、20、層間
絶縁膜21、接続孔22、配線23の夫々を順次形成すること
によって、前記第14図Ａ及び第14図Ｂに示すように、半
導体集積回路装置は完成する。

DRAMのメモリセルDM及びEEPORMのメモリセルFM（又は
及びEPROMのメモリセルEM）を備えた半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積用
容量素子Ｃのｎ型半導体領域（下部電極）７を形成する
工程と、前記メモリセルFMのｎ型半導体領域７及びコン
トロールゲート電極（ｎ型半導体領域）7Aを形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Ｃの半導体領域７を形成する工程で、前記メモ
リセルFMの半導体領域７及びコントロールゲート電極7A
を形成することができるので、半導体領域７及びコント
ロールゲート電極7Aを形成する工程に相当する分、半導
体集積回路装置の製造構成を低減することができる。

また、DRAMのメモリセルDM及びEEPROMのメモリセルFM
（又は及びEPROMのメモリセルEM）を備えた半導体集積
回路装置の製造方法において、前記メモリセルDMの情報
蓄積用容量素子Ｃのプレート電極（上部電極）９及びメ
モリセル選択用MISFETQdsのゲート電極９を形成する工
程と、前記メモリセルFMの電界効果トランジスタQfのフ
ローティングゲート電極９を形成する工程とを同一製造
工程で行うことにより、前記情報蓄積用容量素子Ｃのプ
レート電極９及びメモリセル選択用MISFETQdsのゲート
電極９を形成する工程で、前記メモリセルFMのフローテ
ィングゲート電極９を形成することができるので、フロ
ーティングゲート電極９を形成する工程に相当する分、
半導体集積回路装置の製造工程を低減することができ
る。

また、前記半導体集積回路装置は１層ゲート構造で構
成されているので、導電層数が少なく、半導体集積回路
装置の製造工程を簡略化することができる。

（実施例IV）本実施例IVは、前記実施例Ｉの半導体集積回路装置に
おいて、DRAMのメモリセルの情報蓄積用容量素子をスタ
ックド構造で構成した、本発明の第４実施例である。

本発明の実施例IVであるマイクロコンピュータを内蔵
する半導体集積回路装置を第18図（各素子を示す要部断
面図）で示す。

第18図に示すように、DRAMのメモリセルDMは、メモリ
セル選択用MISFETQdsとスタックド構造の情報蓄積用容
量素子Ｃとの直列回路で構成されている。

メモリセル選択用MISFETQdsは、前記実施例IIIと同様
に、第１層目ゲート電極材料で形成したゲート電極９で
構成されている。

情報蓄積用容量素子Ｃは、プレート電極（下部電極）
13、誘電体膜26、プレート電極27の夫々を順次重ね合せ
て構成されている。プレート電極13はメモリセル選択用
MISFETQdsのデータ線23と接続されていない側の半導体
領域19に接続されている。この接続は、層間絶縁膜24に
形成された接続孔25を通して、かつサイドウォールスペ
ーサ18で規定されて行われている。プレート電極13は第
２層目のゲート電極材料例えば多結晶珪素膜で形成され
ている。誘電体膜26はCVD、スパッタ等の絶縁膜形成法
で形成された、酸化珪素膜、窒化珪素膜、タンタル酸化
膜の単層或はそれらの複合膜で形成されている。プレー
ト電極27は第３層目のゲート電極材料例えば多結晶珪素
膜で形成されている。前記第２層目のゲート電極材料、
第３層目のゲート電極材料の夫々は、図示しないが、他
の領域において配線や抵抗素子として使用されている。

EEPORMのメモリセルFM、EPROMのメモリセルEM、周辺
回路のCMOS（図示しない）の夫々は、前記実施例IIIと
同様に、１層ゲート構造で構成されている。

本実施例の半導体集積回路装置の製造方法は省略する
が、基本的には、DRAMのメモリセルDMのメモリセル選択
用MISFETQds等、１層ゲート構造の半導体素子を形成し
た後に、メモリセルDMの情報蓄積用容量素子Ｃを形成す
る。

このように構成される半導体集積回路装置は、前記実
施例Ｉの効果と同様の効果を奏することができる。

以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。

例えば、本発明は、EEPORMのメモリセルを１トランジ
スタ構造（電界効果トランジスタQfのみ）で構成しても
よい。

また、本発明は、EEPROMのメモリセルをMNOS（Ｍetal
Ｎitride Ｏxide Ｓemicanductor）構造の電界効果ト
ランジスタで構成してもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

ダイナミック型記憶素子及び不揮発性記憶素子を備え
た半導体集積回路装置において、製造工程を低減するこ
とができる。

【図面の簡単な説明】

第１図Ａ及び第１図Ｂは、本発明の実施例Ｉであるマイ
クロコンピュータを内蔵する半導体集積回路装置の要部
断面図、第２図Ａ及び第２図Ｂ乃至第９図Ａ及び第９図Ｂは、前
記半導体集積回路装置の各製造工程毎に示す要部断面
図、第10図は、本発明の実施例IIであるマイクロコンピュー
タを内蔵する半導体集積回路装置の要部断面図、第11図乃至第13図は、前記半導体集積回路装置の各製造
工程毎に示す要部断面図、第14図Ａ及び第14図Ｂは、本発明の実施例IIIであるマ
イクロコンピュータを内蔵する半導体集積回路装置の要
部断面図、第15図Ａ及び第15図Ｂと第16図Ａ及び第16図Ｂとは、前
記半導体集積回路装置の各製造工程毎に示す要部断面
図、第17図は、前記半導体集積回路装置のEEPROMのメモリセ
ルを示す平面図、第18図は、本発明の実施例IVであるマイクロコンピュー
タを内蔵する半導体集積回路装置の要部断面図である。図中、DM,FM,EM……メモリセル、Qds,Qfs……メモリセ
ル選択用MISFET、Ｃ……情報蓄積用容量素子、Qf……電
界効果トランジスタ、Qn,Qp……MISFET、6,11,12……ゲ
ート絶縁膜、7,15,16,17,19,20……半導体領域、８……
誘電体膜，トンネル絶縁膜、９……ゲート電極，プレー
ト電極，フローティングゲート電極、13……ゲート電
極，コントロールゲート電極である。

Claims

(57)【特許請求の範囲】

【請求項１】一方の電極を形成する半導体領域上に誘電
体膜を介在させて他方の電極を形成した情報蓄積用容量
素子を有する複数のダイナミック型記憶素子より構成の
DRAM部を半導体基体主面の所定領域部分に備え、トンネ
ル現象を用いて電流を流すところのトンネル絶縁膜を介
在させてフローティングゲート電極を形成した複数の不
揮発性記憶素子より構成のROM部を前記半導体基体主面
の他の所定領域部分に備えた半導体集積回路装置の製造
方法であって、前記DRAM部におけるダイナミック型記憶素子の情報蓄積
用容量素子の他方の上部電極を前記半導体基体主面の一
部に形成する工程と、前記ROM部における不揮発性記憶
素子のフローティングゲート電極を形成する工程とを同
一製造工程で行なったことを特徴とする半導体集積回路
装置の製造方法。
【請求項２】前記情報蓄積用容量素子の上部電極、不揮
発性記憶素子のフローティングゲート電極の夫々は多結
晶珪素膜で形成されていることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置の製造方法。