JP2630444B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2630444B2 JP2630444B2 JP63247462A JP24746288A JP2630444B2 JP 2630444 B2 JP2630444 B2 JP 2630444B2 JP 63247462 A JP63247462 A JP 63247462A JP 24746288 A JP24746288 A JP 24746288A JP 2630444 B2 JP2630444 B2 JP 2630444B2
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Description
【発明の詳細な説明】 〔概要〕 接合を短絡させて情報の書き込みを行う、所謂、Ｊ−
PROM（junction shorting programmable read only
memory）と呼ばれる半導体記憶装置を製造するのに好
適な方法に関し、 コレクタ領域、ベース領域、エミッタ領域をセルフ・
アラメイント方式で形成することで、メモリ・セルであ
るトランジスタの微細化を可能にして、Ｊ−PROMを更に
高集積化することを目的とし、 表出された能動領域上にコレクタ引き出し層及び層間
絶縁膜を形成する工程と、次いで、該層間絶縁膜及びコ
レクタ引き出し層を選択的にエッチングしてベース領域
及びエミッタ領域を形成する為の開口を形成する工程
と、次いで、絶縁膜を形成してから異方性エッチングを
行って前記開口の側壁を覆う側壁膜を形成する工程と、
次いで、前記開口を介し二回に亙って不純物の導入を行
い前記側壁膜の厚さを越えないベース領域及び該ベース
領域内に在るエミッタ領域を形成する工程とを含んでな
るよう構成する。
PROM（junction shorting programmable read only
memory）と呼ばれる半導体記憶装置を製造するのに好
適な方法に関し、 コレクタ領域、ベース領域、エミッタ領域をセルフ・
アラメイント方式で形成することで、メモリ・セルであ
るトランジスタの微細化を可能にして、Ｊ−PROMを更に
高集積化することを目的とし、 表出された能動領域上にコレクタ引き出し層及び層間
絶縁膜を形成する工程と、次いで、該層間絶縁膜及びコ
レクタ引き出し層を選択的にエッチングしてベース領域
及びエミッタ領域を形成する為の開口を形成する工程
と、次いで、絶縁膜を形成してから異方性エッチングを
行って前記開口の側壁を覆う側壁膜を形成する工程と、
次いで、前記開口を介し二回に亙って不純物の導入を行
い前記側壁膜の厚さを越えないベース領域及び該ベース
領域内に在るエミッタ領域を形成する工程とを含んでな
るよう構成する。
本発明は、接合を短絡させて情報の書き込みを行う、
所謂、Ｊ−PROM（junction shorting programmable
read only memory）と呼ばれる半導体記憶装置を製造
するのに好適な方法に関する。
所謂、Ｊ−PROM（junction shorting programmable
read only memory）と呼ばれる半導体記憶装置を製造
するのに好適な方法に関する。
現在、Ｊ−PROMも、他の半導体記憶装置と同様、大規
模化が要求されている。従って、トランジスタをセルフ
・アライメント方式で作成し、占有面積を縮小し、高集
積化することが必要である。
模化が要求されている。従って、トランジスタをセルフ
・アライメント方式で作成し、占有面積を縮小し、高集
積化することが必要である。
第６図は通常のＪ−PROMの構成を説明する為の要部回
路図を表している。
路図を表している。
図に於いて、WL1,WL2,WL3はワード線、BL1,BL2はビッ
ト線をそれぞれ示している。
ト線をそれぞれ示している。
図から判るように、１トランジスタが１メモリ・セル
をなしている。
をなしている。
第７図はＪ−PROMに於けるメモリ・セルの具体的構造
を説明する為の要部切断側面図を表している。
を説明する為の要部切断側面図を表している。
図に於いて、21はｐ型シリコン半導体基板、22はｎ型
埋め込み層、23はエピタキシャル成長させたｎ型シリコ
ン半導体層、24はｐ型素子間分離領域、25は二酸化シリ
コン（SiO2）からなる分離絶縁膜、26はSiO2からなる絶
縁膜、27はｐ型ベース領域、28はｎ型エミッタ領域、29
はｎ型コレクタ・コンタクト領域、30はエミッタ電極、
31はコレクタ電極をそれぞれ示している。
埋め込み層、23はエピタキシャル成長させたｎ型シリコ
ン半導体層、24はｐ型素子間分離領域、25は二酸化シリ
コン（SiO2）からなる分離絶縁膜、26はSiO2からなる絶
縁膜、27はｐ型ベース領域、28はｎ型エミッタ領域、29
はｎ型コレクタ・コンタクト領域、30はエミッタ電極、
31はコレクタ電極をそれぞれ示している。
このＪ−PROMでは、フローティング、ベースになって
いるトランジスタに大きな逆電流パルスを印加してエミ
ッタ・ベース接合の温度を上昇させ、例えばアルミニウ
ム（Al）からなるビット線、即ち、エミッタ電極30との
間にAlSi共晶を生成させ、エミッタ・ベース接合を短絡
して情報の書き込みを行うようにしている。
いるトランジスタに大きな逆電流パルスを印加してエミ
ッタ・ベース接合の温度を上昇させ、例えばアルミニウ
ム（Al）からなるビット線、即ち、エミッタ電極30との
間にAlSi共晶を生成させ、エミッタ・ベース接合を短絡
して情報の書き込みを行うようにしている。
第６図及び第７図に関して説明したＪ−PROMに於いて
は、エミッタ領域28に対してベース領域27はフォト・リ
ソグラフィ技術を適用して形成している為、両者間には
位置合わせ余裕が必要であり、また、ベース領域27とコ
レクタ・コンタクト領域29は選択的熱酸化（例えばloca
lized oxidation of silicon:LOCOS）法で形成した
分離絶縁膜25で分離されている為、両者の間隔はマスク
の最小寸法にバーズ・ビークを加えたものになる。
は、エミッタ領域28に対してベース領域27はフォト・リ
ソグラフィ技術を適用して形成している為、両者間には
位置合わせ余裕が必要であり、また、ベース領域27とコ
レクタ・コンタクト領域29は選択的熱酸化（例えばloca
lized oxidation of silicon:LOCOS）法で形成した
分離絶縁膜25で分離されている為、両者の間隔はマスク
の最小寸法にバーズ・ビークを加えたものになる。
このようなことから、ベース領域27とコレクタ・コン
タクト領域29との間、また、エミッタ領域28とベース領
域27との間のそれぞれにマスク位置合わせの為の余裕が
必要であり、そして、マスクの最小パターン以下にはな
らないから、トランジスタの寸法を小さくすることがで
きない。
タクト領域29との間、また、エミッタ領域28とベース領
域27との間のそれぞれにマスク位置合わせの為の余裕が
必要であり、そして、マスクの最小パターン以下にはな
らないから、トランジスタの寸法を小さくすることがで
きない。
本発明は、コレクタ領域、ベース領域、エミッタ領域
をセルフ・アライメント方式で形成することで、メモリ
・セルであるトランジスタの微細化を可能にし、Ｊ−PR
OMを更に高集積化しようとする。
をセルフ・アライメント方式で形成することで、メモリ
・セルであるトランジスタの微細化を可能にし、Ｊ−PR
OMを更に高集積化しようとする。
本発明に依る半導体記憶装置の製造方法に於いては、
表出された能動領域上にコレクタ引き出し層（例えばコ
レクタ引き出し層６）及び層間絶縁膜（例えば層間絶縁
膜７）を形成する工程と、次いで、該層間絶縁膜及びコ
レクタ引き出し層を選択的にエッチングしてベース領域
及びエミッタ領域を形成する為の開口（例えば開口6A）
を形成する工程と、次いで、絶縁膜を形成してから異方
性エッチングを行って前記開口の側壁を覆う側壁膜（例
えば絶縁膜８）を形成する工程と、次いで、前記開口を
介し二回に亙って不純物の導入を行い前記側壁膜の厚さ
を越えないベース領域（例えばベース領域９）及び該ベ
ース領域内に在るエミッタ領域（例えばエミッタ領域1
0）を形成する工程とを含んでいる。
表出された能動領域上にコレクタ引き出し層（例えばコ
レクタ引き出し層６）及び層間絶縁膜（例えば層間絶縁
膜７）を形成する工程と、次いで、該層間絶縁膜及びコ
レクタ引き出し層を選択的にエッチングしてベース領域
及びエミッタ領域を形成する為の開口（例えば開口6A）
を形成する工程と、次いで、絶縁膜を形成してから異方
性エッチングを行って前記開口の側壁を覆う側壁膜（例
えば絶縁膜８）を形成する工程と、次いで、前記開口を
介し二回に亙って不純物の導入を行い前記側壁膜の厚さ
を越えないベース領域（例えばベース領域９）及び該ベ
ース領域内に在るエミッタ領域（例えばエミッタ領域1
0）を形成する工程とを含んでいる。
前記手段を採ることに依り、ベース、エミッタ、コレ
クタはセルフ・アライメント方式で形成することがで
き、マスクの位置合わせ余裕を考慮する必要はなく、し
かも、マスクの最小パターン幅を下回るベース領域及び
エミッタ領域を実現することが可能である。
クタはセルフ・アライメント方式で形成することがで
き、マスクの位置合わせ余裕を考慮する必要はなく、し
かも、マスクの最小パターン幅を下回るベース領域及び
エミッタ領域を実現することが可能である。
第１図乃至第５図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。
第１図参照 （１） 通常の技術を適用することに依り、ｐ型シリコ
ン半導体基板１にｎ型埋め込み層２を形成する。
ン半導体基板１にｎ型埋め込み層２を形成する。
（２） 気相エピタキシャル成長法を適用することに依
り、厚さ例えば2.0〔μｍ〕、比抵抗例えば0.5〔Ω・c
m〕のｎ型シリコン半導体層３を成長させる。
り、厚さ例えば2.0〔μｍ〕、比抵抗例えば0.5〔Ω・c
m〕のｎ型シリコン半導体層３を成長させる。
（３） 通常の技術を適用することに依り、表面からｐ
型シリコン半導体基板１に達するようにｐ型不純物を選
択的に導入し、ｐ型素子間分離領域４を形成する。
型シリコン半導体基板１に達するようにｐ型不純物を選
択的に導入し、ｐ型素子間分離領域４を形成する。
（４） 窒化シリコン（Si3N4）膜など耐酸化性マスク
を用いる選択的熱酸化法（例えばLOCOS法）を適用する
ことに依り、SiO2からなる素子間分離絶縁膜５を形成す
る。
を用いる選択的熱酸化法（例えばLOCOS法）を適用する
ことに依り、SiO2からなる素子間分離絶縁膜５を形成す
る。
（５） 選択的熱酸化法を実施した際のマスクを除去
し、能動領域であるｎ型シリコン半導体層３を表出させ
る。
し、能動領域であるｎ型シリコン半導体層３を表出させ
る。
第２図参照 （６） 化学気相堆積（chemical vapor deposition:
CVD）法を適用することに依り、厚さ例えば3000〔Å〕
程度であってｎ型不純物がドーピングされた多結晶シリ
コンからなるコレクタ引き出し層６を形成する。尚、コ
レクタ引き出し層６のシート抵抗は例えは60〔Ω／□〕
程度とする。
CVD）法を適用することに依り、厚さ例えば3000〔Å〕
程度であってｎ型不純物がドーピングされた多結晶シリ
コンからなるコレクタ引き出し層６を形成する。尚、コ
レクタ引き出し層６のシート抵抗は例えは60〔Ω／□〕
程度とする。
この不純物含有多結晶シリコンからなるコレクタ引き
出し層６を形成するには、ノン・ドープの多結晶膜を形
成してから燐（Ｐ）イオン或いは砒素（As）イオンの打
ち込みを行うようにしても良い。
出し層６を形成するには、ノン・ドープの多結晶膜を形
成してから燐（Ｐ）イオン或いは砒素（As）イオンの打
ち込みを行うようにしても良い。
（７） CVD法を適用することに依り、厚さ例えば4000
〔Å〕程度のSiO2からなる層間絶縁膜７を形成する。
〔Å〕程度のSiO2からなる層間絶縁膜７を形成する。
（８） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、層間絶縁膜７及びコレクタ引き出し層６のパ
ターニングを行って不要な部分を除去すると共にベース
領域及びエッチング領域を形成する為の開口6Aを窓開き
する。
とに依り、層間絶縁膜７及びコレクタ引き出し層６のパ
ターニングを行って不要な部分を除去すると共にベース
領域及びエッチング領域を形成する為の開口6Aを窓開き
する。
第３図参照 （９） CVD法を適用することに依り、厚さ例えば5000
〔Å〕程度のSiO2からなる絶縁膜８を形成する。
〔Å〕程度のSiO2からなる絶縁膜８を形成する。
（10） エッチング・ガスをCF4＋H2とする反応性イオ
ン・エッチング（reactive ion etching:RIE）法を適
用することに依り、厚さ5000〔Å〕のSiO2からなる絶縁
膜８の異方性エッチングを実施し、側壁膜のみを残し、
他を除去する。
ン・エッチング（reactive ion etching:RIE）法を適
用することに依り、厚さ5000〔Å〕のSiO2からなる絶縁
膜８の異方性エッチングを実施し、側壁膜のみを残し、
他を除去する。
第４図参照 （11） イオン注入法を適用することに依り、ドーズ量
を例えば３×1013〔cm-2〕程度、加速エネルギを例えば
40〔KeV〕として硼素（Ｂ）イオンの打ち込みを行い、
次いで、ドーズ量を５×1015〔cm-2〕程度、加速エネル
ギを例えば40〔KeV〕として砒素（As）イオンの打ち込
みを行う。
を例えば３×1013〔cm-2〕程度、加速エネルギを例えば
40〔KeV〕として硼素（Ｂ）イオンの打ち込みを行い、
次いで、ドーズ量を５×1015〔cm-2〕程度、加速エネル
ギを例えば40〔KeV〕として砒素（As）イオンの打ち込
みを行う。
（12） 温度900〔℃〕、時間20〔分〕の熱処理を行っ
て、前記工程（11）でイオン注入した各不純物を活性化
し、実際に動作可能なｐ型ベース領域９及びｎ型エミッ
タ領域10を形成する。
て、前記工程（11）でイオン注入した各不純物を活性化
し、実際に動作可能なｐ型ベース領域９及びｎ型エミッ
タ領域10を形成する。
尚、この熱処理に依って、コレクタ引き出し層６に含
有されていてｎ型不純物が固相−固相拡散され、ｎ型コ
レクタ・コンタクト領域11が形成される。
有されていてｎ型不純物が固相−固相拡散され、ｎ型コ
レクタ・コンタクト領域11が形成される。
第５図参照 （13） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、層間絶縁膜７の選択的エッチングを行ってコ
レクタ電極コンタクト窓を形成する。
とに依り、層間絶縁膜７の選択的エッチングを行ってコ
レクタ電極コンタクト窓を形成する。
（14） スパッタリング法を適用することに依り、厚さ
例えば１〔μｍ〕程度のAl膜を形成する。
例えば１〔μｍ〕程度のAl膜を形成する。
（15） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、前記Al膜のパターニングを行ってエミッタ電
極12及びコレクタ電極13を形成する。
とに依り、前記Al膜のパターニングを行ってエミッタ電
極12及びコレクタ電極13を形成する。
前記製造工程に於いては、第２図に関して説明した工
程でマスク１枚でエミッタ領域、ベース領域、コレクタ
・コンタクト領域を形成できることが理解されよう。ま
た、前記製造工程に於いて、コレクタ引き出し層を形成
するマスクとベース領域及びエミッタ領域を形成する為
の開口を窓開きするのに使用するマスクとを分離しても
同じ効果が得られる。更にまた、前記製造工程に於いて
は、ベース領域９及びエミッタ領域10の形成にイオン注
入法を適用しているが、これは、多結晶シリコンを用い
た二重拡散法を適用して形成しても良く、更にまた、コ
レクタ引き出し層６は多結晶シリコンを高融点金属シリ
サイドや高融点金属そのものに代替しても良い。尚、そ
の場合、コレクタ・コンタクト領域は形成しなくても充
分にオーミック・コンタクトをとることができる。
程でマスク１枚でエミッタ領域、ベース領域、コレクタ
・コンタクト領域を形成できることが理解されよう。ま
た、前記製造工程に於いて、コレクタ引き出し層を形成
するマスクとベース領域及びエミッタ領域を形成する為
の開口を窓開きするのに使用するマスクとを分離しても
同じ効果が得られる。更にまた、前記製造工程に於いて
は、ベース領域９及びエミッタ領域10の形成にイオン注
入法を適用しているが、これは、多結晶シリコンを用い
た二重拡散法を適用して形成しても良く、更にまた、コ
レクタ引き出し層６は多結晶シリコンを高融点金属シリ
サイドや高融点金属そのものに代替しても良い。尚、そ
の場合、コレクタ・コンタクト領域は形成しなくても充
分にオーミック・コンタクトをとることができる。
本発明に依る半導体記憶装置の製造方法に於いては、
能動領域上にコレクタ引き出し層及び層間絶縁膜を形成
し、該層間絶縁膜及びコレクタ引き出し層に開口を形成
し、該開口の側壁を覆う側壁膜を形成し、該開口を介し
二回に亙って不純物の導入を行い前記側壁膜の厚さを越
えないベース領域及び該ベース領域内にエミッタ領域を
形成している。
能動領域上にコレクタ引き出し層及び層間絶縁膜を形成
し、該層間絶縁膜及びコレクタ引き出し層に開口を形成
し、該開口の側壁を覆う側壁膜を形成し、該開口を介し
二回に亙って不純物の導入を行い前記側壁膜の厚さを越
えないベース領域及び該ベース領域内にエミッタ領域を
形成している。
前記手段を採ることに依り、ベース、エミッタ、コレ
クタは全てセルフ・アライメント方式で形成されるので
マスクの位置合わせ余裕を考慮する必要はなく、しか
も、マスクの最小パターン幅を下回るベース領域及びエ
ミッタ領域を実現することが可能であり、従って、メモ
リ・セルであるトランジスタは微細化され、Ｊ−PROMを
更に高集積化することができる。
クタは全てセルフ・アライメント方式で形成されるので
マスクの位置合わせ余裕を考慮する必要はなく、しか
も、マスクの最小パターン幅を下回るベース領域及びエ
ミッタ領域を実現することが可能であり、従って、メモ
リ・セルであるトランジスタは微細化され、Ｊ−PROMを
更に高集積化することができる。
第１図乃至第５図は本発明の一実施例を説明する為の工
程要所に於ける半導体記憶装置の要部切断側面図、第６
図はＪ−PROMの構成を説明する為の要部回路図、第７図
はＪ−PROMに於けるメモリ・セルの具体的構造を説明す
る為の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はｎ型埋
め込み層、３はｎ型シリコン半導体層、４はｐ型素子間
分離領域、５は素子間分離絶縁膜、６はコレクタ引き出
し層、７は層間絶縁膜、８は側壁膜である絶縁膜、９は
ｐ型ベース領域、10はｎ型エミッタ領域、11はｎ型コレ
クタ・コンタクト領域、12はエミッタ電極、13はコレク
タ電極をそれぞれ示している。
程要所に於ける半導体記憶装置の要部切断側面図、第６
図はＪ−PROMの構成を説明する為の要部回路図、第７図
はＪ−PROMに於けるメモリ・セルの具体的構造を説明す
る為の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はｎ型埋
め込み層、３はｎ型シリコン半導体層、４はｐ型素子間
分離領域、５は素子間分離絶縁膜、６はコレクタ引き出
し層、７は層間絶縁膜、８は側壁膜である絶縁膜、９は
ｐ型ベース領域、10はｎ型エミッタ領域、11はｎ型コレ
クタ・コンタクト領域、12はエミッタ電極、13はコレク
タ電極をそれぞれ示している。
Claims (1)
- 【請求項１】表出された能動領域上にコレクタ引き出し
層及び層間絶縁膜を形成する工程と、 次いで、該層間絶縁膜及びコレクタ引き出し層を選択的
にエッチングしてベース領域及びエミッタ領域を形成す
る為の開口を形成する工程と、 次いで、絶縁膜を形成してから異方性エッチングを行っ
て前記開口の側壁を覆う側壁膜を形成する工程と、 次いで、前記開口を介し二回に亙って不純物の導入を行
い前記側壁膜の厚さに越えないベース領域及び該ベース
領域内に在るエミッタ領域を形成する工程と を含んでなることを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247462A JP2630444B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247462A JP2630444B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296367A JPH0296367A (ja) | 1990-04-09 |
| JP2630444B2 true JP2630444B2 (ja) | 1997-07-16 |
Family
ID=17163807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247462A Expired - Lifetime JP2630444B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630444B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4938716B2 (ja) * | 2008-04-08 | 2012-05-23 | 本田技研工業株式会社 | 自動車の前部車体構造 |
-
1988
- 1988-10-03 JP JP63247462A patent/JP2630444B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296367A (ja) | 1990-04-09 |
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