JP2652974B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2652974B2 JP2652974B2 JP2099683A JP9968390A JP2652974B2 JP 2652974 B2 JP2652974 B2 JP 2652974B2 JP 2099683 A JP2099683 A JP 2099683A JP 9968390 A JP9968390 A JP 9968390A JP 2652974 B2 JP2652974 B2 JP 2652974B2
- Authority
- JP
- Japan
- Prior art keywords
- semi
- insulating substrate
- fet
- side gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 16
- 230000005524 hole trap Effects 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 101150079361 fet5 gene Proteins 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101150015217 FET4 gene Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はショットキー接合電界効果トランジスタ（ME
SFET）に関する。
SFET）に関する。
砒化ガリウム（GaAs）をはじめとするIII−Ｖ属化合
物半導体を用いた高速集積回路においては、半絶縁性の
基板上にトランジスタを直接作製している。
物半導体を用いた高速集積回路においては、半絶縁性の
基板上にトランジスタを直接作製している。
しかし、これらの化合物半導体の半絶縁性基板の絶縁
性は禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
区分されて半絶縁性基板と呼ばれている。これら半絶縁
性基板では、外部電界が印加された場合等に、半絶縁性
基板中の深い準位に電荷が出入りして空間電荷が発生す
る。この空間電荷は、その基板上に作製された素子の特
性に大きな影響を及ぼす。
性は禁制帯の中央付近の深い準位にフェルミレベルを固
定することに依存しており、その意味で完全な絶縁体と
区分されて半絶縁性基板と呼ばれている。これら半絶縁
性基板では、外部電界が印加された場合等に、半絶縁性
基板中の深い準位に電荷が出入りして空間電荷が発生す
る。この空間電荷は、その基板上に作製された素子の特
性に大きな影響を及ぼす。
GaAs−MESFETをはじめとするFET系デバイスを用いた
集積回路においては、サイドゲート効果とよばれる素子
間の特性干渉効果が有することが以前から知られてい
る。第４図に示すように、半絶縁性基板１上にあるｎチ
ャネルFET2に注目した場合、隣接する素子３（隣接のFE
Tのｎ層などに相当し、これをサイドゲートと呼ぶ）に
負の電位を印加していくと、FET2のドレイン電流が減少
していくという現象がある。この現象が、サイドゲート
効果の典型的なものである。このサイドゲート効果の源
は、基板１との界面の空間電荷によるものである。
集積回路においては、サイドゲート効果とよばれる素子
間の特性干渉効果が有することが以前から知られてい
る。第４図に示すように、半絶縁性基板１上にあるｎチ
ャネルFET2に注目した場合、隣接する素子３（隣接のFE
Tのｎ層などに相当し、これをサイドゲートと呼ぶ）に
負の電位を印加していくと、FET2のドレイン電流が減少
していくという現象がある。この現象が、サイドゲート
効果の典型的なものである。このサイドゲート効果の源
は、基板１との界面の空間電荷によるものである。
ここで少し具体的に、ｎチャネルのFETが半絶縁性基
板の上に直接作製されたときの状況を考えてみる。通
常、ｎ型のチャネルと半絶縁性基板とが接合すれば（ｎ
−ｉ接合）、ｎ−ｐ接合と類似して第５図に示すような
エネルギーバンド構造になる。ｎチャネルのフェルミレ
ベルは伝導帯の底のすぐ下にあり、半絶縁性基板のフェ
ルミレベルは禁制帯の中央付近にある。半絶縁性基板側
は負の空間電荷がＷの幅で蓄積され、ｎチャネル側はそ
れを打ち消すべく電子がｄの幅で空乏化することにより
正の空間電荷として蓄積される。
板の上に直接作製されたときの状況を考えてみる。通
常、ｎ型のチャネルと半絶縁性基板とが接合すれば（ｎ
−ｉ接合）、ｎ−ｐ接合と類似して第５図に示すような
エネルギーバンド構造になる。ｎチャネルのフェルミレ
ベルは伝導帯の底のすぐ下にあり、半絶縁性基板のフェ
ルミレベルは禁制帯の中央付近にある。半絶縁性基板側
は負の空間電荷がＷの幅で蓄積され、ｎチャネル側はそ
れを打ち消すべく電子がｄの幅で空乏化することにより
正の空間電荷として蓄積される。
このような状態で半絶縁性基側に負の電位を印加する
と、このｎ−ｉ接合部はちょうどｐ−ｎ接合の逆バイア
スのように、空間電荷を有する部分が接合の両側でさら
に広がるとになる。ｎチャネル側からみれば、チャネル
はｎ−ｉ界面によりｎ層が余計に空乏化され、狭まった
ことになる。このｎチャネルをFETの動作チャネルとす
れば、チャネルの狭まりはそのFETのドレイン電流の減
少を意味し、このことからサイドゲート効果が起きてい
る状況が説明される。
と、このｎ−ｉ接合部はちょうどｐ−ｎ接合の逆バイア
スのように、空間電荷を有する部分が接合の両側でさら
に広がるとになる。ｎチャネル側からみれば、チャネル
はｎ−ｉ界面によりｎ層が余計に空乏化され、狭まった
ことになる。このｎチャネルをFETの動作チャネルとす
れば、チャネルの狭まりはそのFETのドレイン電流の減
少を意味し、このことからサイドゲート効果が起きてい
る状況が説明される。
しかし、MESFET集積回路においては、実際には隣接の
素子（サイドゲート）は数μｍ以上離れて存在する。従
って、このサイドゲートに印加された電圧が、注目して
いるFETのｎ−ｉ接合に影響を及ぼし、サイドゲート効
果をひき起こすには、特別な機構が必要である。ｎチャ
ネルFETの場合、この機能の一つとしつて、半絶縁性基
板中に存在する正孔トラップとして働く深い準位があ
る。サイドゲートに負電圧を印加した場合、FETのチャ
ネル領域でのｎ−ｉ接合界面は逆バイアスとなり、正孔
は空乏化する。もし、半絶縁性基板中の深い準位が正孔
トラップとして働くものであればよい。深い準位は正孔
を放出して負に帯電し、その結果、ｎ−ｉ界面近傍での
余分が負電荷の蓄積が起る。その帯電は、このｎ−ｉ接
合の逆バイアス電位がサイドゲート電圧に等しくなるま
で続き、結果としてｎ−ｉ接合に直接サイドゲート電圧
が到達することになる〔第６図〕。従来、半絶縁性基板
上に作られてきたFETでは、この正孔トラップとして働
く深い準位により、サイドゲート効果が引き起こされて
きた。
素子（サイドゲート）は数μｍ以上離れて存在する。従
って、このサイドゲートに印加された電圧が、注目して
いるFETのｎ−ｉ接合に影響を及ぼし、サイドゲート効
果をひき起こすには、特別な機構が必要である。ｎチャ
ネルFETの場合、この機能の一つとしつて、半絶縁性基
板中に存在する正孔トラップとして働く深い準位があ
る。サイドゲートに負電圧を印加した場合、FETのチャ
ネル領域でのｎ−ｉ接合界面は逆バイアスとなり、正孔
は空乏化する。もし、半絶縁性基板中の深い準位が正孔
トラップとして働くものであればよい。深い準位は正孔
を放出して負に帯電し、その結果、ｎ−ｉ界面近傍での
余分が負電荷の蓄積が起る。その帯電は、このｎ−ｉ接
合の逆バイアス電位がサイドゲート電圧に等しくなるま
で続き、結果としてｎ−ｉ接合に直接サイドゲート電圧
が到達することになる〔第６図〕。従来、半絶縁性基板
上に作られてきたFETでは、この正孔トラップとして働
く深い準位により、サイドゲート効果が引き起こされて
きた。
本発明の目的は、半絶縁性基板上にMESFETを作製した
場合に生じるサイドゲート効果に対し、それを抑制し得
る構造のMESFETを提供することにある。
場合に生じるサイドゲート効果に対し、それを抑制し得
る構造のMESFETを提供することにある。
本発明の電界効果トランジスタは、半絶縁性基板上に
形成されたｎ型電界効果トランジスタにおいて、導電型
不純物添加領域の近傍の前記半絶縁性基板領域に、前記
半絶縁性基板固有の深い準位よりも多量に、かつ、伝導
帯寄りのエネルギー準位をもつドナー型の深い準位を有
している。
形成されたｎ型電界効果トランジスタにおいて、導電型
不純物添加領域の近傍の前記半絶縁性基板領域に、前記
半絶縁性基板固有の深い準位よりも多量に、かつ、伝導
帯寄りのエネルギー準位をもつドナー型の深い準位を有
している。
ｎチャネルFETの場合、先に述べたようなサイドゲー
トの電圧を注目しているFETチャネルのｎ−ｉ接合に到
達させるための機構として、半絶縁性基板中の正孔トラ
ップとして働く深い準位がある。第１図（ａ）に示すよ
うに、正孔トラップとして働く深い準位は、FETチャネ
ルのｎ−ｉ接合の半絶縁性基板側（ｉ側）において正孔
を価電子帯に放出し（電子を価電子帯から捕獲し）て負
に帯電することにより、サイドゲート効果を引き起す。
トの電圧を注目しているFETチャネルのｎ−ｉ接合に到
達させるための機構として、半絶縁性基板中の正孔トラ
ップとして働く深い準位がある。第１図（ａ）に示すよ
うに、正孔トラップとして働く深い準位は、FETチャネ
ルのｎ−ｉ接合の半絶縁性基板側（ｉ側）において正孔
を価電子帯に放出し（電子を価電子帯から捕獲し）て負
に帯電することにより、サイドゲート効果を引き起す。
ところが、この正孔トラップよりも多量に、かつ、伝
導帯寄りのエネルギーをもつドナー型の準位が存在すれ
ば、基板中のフェルミレベルはドナーのエネルギー位置
へと上昇し、第１図（ｂ）に示すように、前述の正孔ト
ラップとして働く準位は電子で埋め尽くされるはずであ
るので（正孔が空乏しきっているので）、これはもはや
正孔を放出することができなくなる。従って、このよう
な伝導帯寄りのドナー型の準位が存在すればサイドゲー
ト効果の発生は抑制される。
導帯寄りのエネルギーをもつドナー型の準位が存在すれ
ば、基板中のフェルミレベルはドナーのエネルギー位置
へと上昇し、第１図（ｂ）に示すように、前述の正孔ト
ラップとして働く準位は電子で埋め尽くされるはずであ
るので（正孔が空乏しきっているので）、これはもはや
正孔を放出することができなくなる。従って、このよう
な伝導帯寄りのドナー型の準位が存在すればサイドゲー
ト効果の発生は抑制される。
次に本発明について図面を参照して説明する。
第２図は本発明の一実施例を説明するための断面図で
ある。GaAsからなる半絶縁性基板１に、酸素のイオン注
入により伝導帯寄りのドナー準位を形成した領域6,7を
形成し、珪素のイオン注入によりｎ型導電層を形成し、
タングステンによりゲート電極を形成することにより、
隣接するｎチャネルFET4,5を形成する。
ある。GaAsからなる半絶縁性基板１に、酸素のイオン注
入により伝導帯寄りのドナー準位を形成した領域6,7を
形成し、珪素のイオン注入によりｎ型導電層を形成し、
タングステンによりゲート電極を形成することにより、
隣接するｎチャネルFET4,5を形成する。
第２図に示した構成にすることにより、FET4に注目し
て隣接のFET5をFET4に対して負電位にしたとき、FET4の
ｎ型導電層の近傍の半絶縁性領域に伝導帯寄りのドナー
準位を形成した領域６が配置されることにより、FET4側
のｎ−ｉ界面での負電荷の発生が抑えられるため、サイ
ドゲート効果の発生が抑制される。
て隣接のFET5をFET4に対して負電位にしたとき、FET4の
ｎ型導電層の近傍の半絶縁性領域に伝導帯寄りのドナー
準位を形成した領域６が配置されることにより、FET4側
のｎ−ｉ界面での負電荷の発生が抑えられるため、サイ
ドゲート効果の発生が抑制される。
一応、FET5の対しFET4を負電位にしてサイドゲートと
した場合、FET5の周辺の半絶縁性領域に伝導帯寄りのド
ナー準位を形成した領域７が配置されることにより、FE
T4の存在によるサイドゲート効果の発生が抑えられる。
した場合、FET5の周辺の半絶縁性領域に伝導帯寄りのド
ナー準位を形成した領域７が配置されることにより、FE
T4の存在によるサイドゲート効果の発生が抑えられる。
以上述べたように、伝導帯寄りのドナー準位を形成し
た領域は、すべてのFETの周辺に配置することが効果的
である。
た領域は、すべてのFETの周辺に配置することが効果的
である。
次に、本実施例のMESFETおよび従来構造のMESFETのド
レイン電流（Idss）を、第３図（ａ），（ｂ）に示す。
伝導帯寄りのドナー準位を形成した領域を配置していな
い従来構造の場合、第３図（ｂ）に示すように、サイド
ゲート電圧がある電圧（この場合は−3V）以下になる
と、ドレイン電流（Idss）の減少が始まる。一方、本実
施例の構造では、第３図（ａ）に示すように、サイドゲ
ート電圧をそれ以下に下げても、ドレイン電流（Idss）
の減少は見られない。
レイン電流（Idss）を、第３図（ａ），（ｂ）に示す。
伝導帯寄りのドナー準位を形成した領域を配置していな
い従来構造の場合、第３図（ｂ）に示すように、サイド
ゲート電圧がある電圧（この場合は−3V）以下になる
と、ドレイン電流（Idss）の減少が始まる。一方、本実
施例の構造では、第３図（ａ）に示すように、サイドゲ
ート電圧をそれ以下に下げても、ドレイン電流（Idss）
の減少は見られない。
本実施例では酸素のイオン注入により伝導帯寄りのド
ナー準位を形成した領域を形成したが、硼素のイオン注
入により伝導帯寄りのドナー準位を形成した領域を形成
しても、第３図（ａ）に示したと同様に、ドレイン電流
（Idss）の減少は見られない。
ナー準位を形成した領域を形成したが、硼素のイオン注
入により伝導帯寄りのドナー準位を形成した領域を形成
しても、第３図（ａ）に示したと同様に、ドレイン電流
（Idss）の減少は見られない。
また、本実施例ではGaAs−MESFETを用いたが、電界効
果トランジスタとしては半絶縁性基板を用いる電界効果
トランジスタであるならば本発明を適用することが可能
であり、基板の材料もGaAs以外のIII−Ｖ属化合物半導
体，例えばInP等でもよい。
果トランジスタとしては半絶縁性基板を用いる電界効果
トランジスタであるならば本発明を適用することが可能
であり、基板の材料もGaAs以外のIII−Ｖ属化合物半導
体，例えばInP等でもよい。
以上説明したように本発明は、FETの不純物導電層の
近傍の半絶縁性領域に伝導帯寄りのドナー準位を形成し
た領域を配置することにより、隣接するFETが他方の一
方に対して負電位に印加された場合、第１図（ｂ）に示
したように、フェルミレベルにおけるドナー準位の存在
により正孔トラップからの正孔の放出は抑制されること
になり、その結果、サイドゲート効果の抑制が実現可能
となる。
近傍の半絶縁性領域に伝導帯寄りのドナー準位を形成し
た領域を配置することにより、隣接するFETが他方の一
方に対して負電位に印加された場合、第１図（ｂ）に示
したように、フェルミレベルにおけるドナー準位の存在
により正孔トラップからの正孔の放出は抑制されること
になり、その結果、サイドゲート効果の抑制が実現可能
となる。
第１図（ａ），（ｂ）は従来構造，本発明の一実施例に
おける半絶縁性基板中の深い準位のエネルギーを示すエ
ネルギーバンド図、第２図は本発明の一実施例を説明す
るための断面図、第３図（ａ），（ｂ）は本発明の一実
施例のFET,従来構造のFETにおけるサイドゲート電圧に
対するドレイン電流の特性図、第４図は従来のFETのサ
イドゲート効果を説明するための模式図、第５図は従来
のFETのｎ−ｉ接合部のエネルギーバンド図、第６図は
従来構造でのFETとサイドゲートとの間のポテンシャル
エネルギーを示すエネルギーバンド図である。 １……半絶縁性基板、2,4,5……ｎチャネルFET、３……
サイドゲート、6,7……ドナー型の準位を形成した領
域。
おける半絶縁性基板中の深い準位のエネルギーを示すエ
ネルギーバンド図、第２図は本発明の一実施例を説明す
るための断面図、第３図（ａ），（ｂ）は本発明の一実
施例のFET,従来構造のFETにおけるサイドゲート電圧に
対するドレイン電流の特性図、第４図は従来のFETのサ
イドゲート効果を説明するための模式図、第５図は従来
のFETのｎ−ｉ接合部のエネルギーバンド図、第６図は
従来構造でのFETとサイドゲートとの間のポテンシャル
エネルギーを示すエネルギーバンド図である。 １……半絶縁性基板、2,4,5……ｎチャネルFET、３……
サイドゲート、6,7……ドナー型の準位を形成した領
域。
Claims (1)
- 【請求項１】半絶縁性基板上に形成されたｎ型電界効果
トランジスタにおいて、導電型不純物添加領域の近傍の
前記半絶縁性基板領域に、前記半絶縁性基板固有の深い
準位よりも多量に、かつ、伝導帯寄りのエネルギー準位
をもつドナー型の深い準位を有することを特徴とする電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099683A JP2652974B2 (ja) | 1990-04-16 | 1990-04-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099683A JP2652974B2 (ja) | 1990-04-16 | 1990-04-16 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03297149A JPH03297149A (ja) | 1991-12-27 |
| JP2652974B2 true JP2652974B2 (ja) | 1997-09-10 |
Family
ID=14253837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099683A Expired - Fee Related JP2652974B2 (ja) | 1990-04-16 | 1990-04-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652974B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308081A (ja) * | 1988-06-07 | 1989-12-12 | Nec Kansai Ltd | 半導体装置 |
-
1990
- 1990-04-16 JP JP2099683A patent/JP2652974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03297149A (ja) | 1991-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7800131B2 (en) | Field effect transistor | |
| US4556895A (en) | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor | |
| KR20150063682A (ko) | 반도체 소자 및 이를 포함하는 반도체 회로 | |
| JPH0624208B2 (ja) | 半導体装置 | |
| US5427965A (en) | Method of fabricating a complementary heterojunction FET | |
| EP0482726A2 (en) | Heterojunction field-effect transistor | |
| US5378923A (en) | Semiconductor device including a field effect transistor | |
| JP2006066770A (ja) | 半導体装置 | |
| JP2652974B2 (ja) | 電界効果トランジスタ | |
| US6900506B1 (en) | Method and structure for a high voltage junction field effect transistor | |
| US5670804A (en) | PN-junction gate FET | |
| JP2629428B2 (ja) | 砒化ガリウムｆｅｔ集積回路 | |
| US4894692A (en) | MESFET with alpha particle protection | |
| JP2504177B2 (ja) | 電界効果トランジスタ | |
| JP2661184B2 (ja) | 電界効果トランジスタ | |
| JP2913853B2 (ja) | 電界効果トランジスタ | |
| JPH02130934A (ja) | ショットキー接合電界効果トランジスタ | |
| JP2518381B2 (ja) | 電界効果トランジスタ | |
| JP3214242B2 (ja) | 半導体装置 | |
| JP2760576B2 (ja) | 半導体装置 | |
| JP3744151B2 (ja) | 論理回路 | |
| JP2553673B2 (ja) | 電界効果トランジスタ | |
| EP4428927B1 (en) | Multi-channel high electron mobility transistor with reduced input capacitance | |
| Wong et al. | Enhancement-mode current aperture vertical Ga 2 O 3 MOSFETs | |
| JPH0480957A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |