JP2656740B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
- Publication number
- JP2656740B2 JP2656740B2 JP6265570A JP26557094A JP2656740B2 JP 2656740 B2 JP2656740 B2 JP 2656740B2 JP 6265570 A JP6265570 A JP 6265570A JP 26557094 A JP26557094 A JP 26557094A JP 2656740 B2 JP2656740 B2 JP 2656740B2
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- region
- drain region
- base region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タ（以下縦型ＦＥＴと記す）の製造方法に関する。
タ（以下縦型ＦＥＴと記す）の製造方法に関する。
【０００２】
【従来の技術】従来の縦型ＦＥＴの第１の例は、図２に
示すように、Ｎ+ 型のシリコン基板１の上に形成したＮ
型のドレイン領域２と、ドレイン領域２の上にゲート絶
縁膜３を介して形成したゲート電極４と、ゲート電極４
をパターニングして行列状に配置し形成した開孔部のド
レイン領域２内に形成したＰ型のベース領域１２と、ベ
ース領域１２内に形成したＮ+ 型のソース領域８と、ベ
ース領域１２の側面周囲を取囲んで形成した高濃度ドレ
イン領域５を備えて構成され、高濃度ドレイン領域５を
設けたことにより、ドレイン抵抗が小さくなり、オン抵
抗が低減できるという利点がある。
示すように、Ｎ+ 型のシリコン基板１の上に形成したＮ
型のドレイン領域２と、ドレイン領域２の上にゲート絶
縁膜３を介して形成したゲート電極４と、ゲート電極４
をパターニングして行列状に配置し形成した開孔部のド
レイン領域２内に形成したＰ型のベース領域１２と、ベ
ース領域１２内に形成したＮ+ 型のソース領域８と、ベ
ース領域１２の側面周囲を取囲んで形成した高濃度ドレ
イン領域５を備えて構成され、高濃度ドレイン領域５を
設けたことにより、ドレイン抵抗が小さくなり、オン抵
抗が低減できるという利点がある。
【０００３】なお、ゲート電極４を被覆する層間絶縁膜
９，ソース領域８およびベース領域１２とコンタクトす
るソース電極１０，シリコン基板１の裏面に接続するド
レイン電極１１がそれぞれ形成されている（特開昭６４
−５７６７５号公報参照）。
９，ソース領域８およびベース領域１２とコンタクトす
るソース電極１０，シリコン基板１の裏面に接続するド
レイン電極１１がそれぞれ形成されている（特開昭６４
−５７６７５号公報参照）。
【０００４】しかし、この従来例では、モータのような
誘電性負荷を用いてスイッチング動作させる場合に、ド
レイン領域２とベース領域１２とソース領域８とで形成
される寄生トランジスタのために部分的に過大な電流が
流れて縦型ＦＥＴが破壊され易いという問題があった。
誘電性負荷を用いてスイッチング動作させる場合に、ド
レイン領域２とベース領域１２とソース領域８とで形成
される寄生トランジスタのために部分的に過大な電流が
流れて縦型ＦＥＴが破壊され易いという問題があった。
【０００５】この問題を解決する方法としてベース領域
内に高濃度ベース領域を形成して寄生トランジスタのベ
ース抵抗を極力小さくして寄生トランジスタを動作させ
難くする方法（特開昭６３−１３２４８１号公報参照）
がある。
内に高濃度ベース領域を形成して寄生トランジスタのベ
ース抵抗を極力小さくして寄生トランジスタを動作させ
難くする方法（特開昭６３−１３２４８１号公報参照）
がある。
【０００６】図３（ａ）〜（ｄ）および図４（ａ），
（ｂ）は従来の縦型ＦＥＴの第２の例の製造方法を説明
するための工程順に示した断面図である。
（ｂ）は従来の縦型ＦＥＴの第２の例の製造方法を説明
するための工程順に示した断面図である。
【０００７】まず、図３（ａ）に示すように、Ｎ+ 型の
シリコン基板１の上にエピタキシャル成長させたＮ型の
ドレイン領域２の上にゲート絶縁膜３を介して形成した
ゲート電極４をパターニングして行列状に配置した開孔
部を形成する。
シリコン基板１の上にエピタキシャル成長させたＮ型の
ドレイン領域２の上にゲート絶縁膜３を介して形成した
ゲート電極４をパターニングして行列状に配置した開孔
部を形成する。
【０００８】次に、図３（ｂ）に示すように、ゲート電
極４をマスクとしてドレイン領域２の表面にＮ型不純物
をイオン注入しＮ+ 型の高濃度ドレイン領域５を形成す
る。
極４をマスクとしてドレイン領域２の表面にＮ型不純物
をイオン注入しＮ+ 型の高濃度ドレイン領域５を形成す
る。
【０００９】次に、図３（ｃ）に示すように、ゲート電
極４をマスクとしてＰ型不純物を高加速エネルギーでイ
オン注入しＰ型の低濃度ベース領域６を形成し、低濃度
ベース領域６の周囲に高濃度ドレイン領域５が取囲むよ
うにする。
極４をマスクとしてＰ型不純物を高加速エネルギーでイ
オン注入しＰ型の低濃度ベース領域６を形成し、低濃度
ベース領域６の周囲に高濃度ドレイン領域５が取囲むよ
うにする。
【００１０】次に、図３（ｄ）に示すように、低濃度ベ
ース領域６の中央部に選択的にＰ型不純物をイオン注入
してＰ+ 型の高濃度ベース領域７を形成する。
ース領域６の中央部に選択的にＰ型不純物をイオン注入
してＰ+ 型の高濃度ベース領域７を形成する。
【００１１】次に、図４（ａ）に示すように、高濃度ベ
ース領域７の周囲を取囲む低濃度ベース領域６の表面に
Ｎ型不純物を選択的にイオン注入しＮ+ 型ソース領域８
を形成する。
ース領域７の周囲を取囲む低濃度ベース領域６の表面に
Ｎ型不純物を選択的にイオン注入しＮ+ 型ソース領域８
を形成する。
【００１２】次に、図４（ｂ）に示すように、ゲート電
極を含む表面に層間絶縁膜９を堆積してパターニング
し、コンタクトホールを形成し、コンタクトホールのソ
ース領域８および高濃度ベース領域７と接続するソース
電極１０と、シリコン基板１の裏面にドレイン電極１１
とを形成して縦型ＦＥＴを構成する。
極を含む表面に層間絶縁膜９を堆積してパターニング
し、コンタクトホールを形成し、コンタクトホールのソ
ース領域８および高濃度ベース領域７と接続するソース
電極１０と、シリコン基板１の裏面にドレイン電極１１
とを形成して縦型ＦＥＴを構成する。
【００１３】
【発明が解決しようとする課題】この従来の縦型ＦＥＴ
は、誘電性負荷に対する破壊耐量の向上のための高濃度
ベース領域を形成するために工程が増加し、複雑化する
という問題があった。
は、誘電性負荷に対する破壊耐量の向上のための高濃度
ベース領域を形成するために工程が増加し、複雑化する
という問題があった。
【００１４】本発明の目的は、工程を簡略化してコスト
ダウンを実現できる縦型ＦＥＴの製造方法を提供するこ
とにある。
ダウンを実現できる縦型ＦＥＴの製造方法を提供するこ
とにある。
【００１５】
【００１６】
【課題を解決するための手段】 本発明の縦型ＦＥＴの製
造方法は、一導電型半導体基板上に形成した一導電型の
ドレイン領域の上にゲート絶縁膜を介して形成した多結
晶シリコン膜をパターニングし行列状に配置した開孔部
を有するゲート電極を形成する工程と、前記開孔部周囲
の前記ゲート電極の縁に沿って前記ドレイン領域の表面
に選択的に不純物をイオン注入して拡散し環状の一導電
型高濃度ドレイン領域を形成する工程と、前記ゲート電
極をマスクとして前記開孔部の前記高濃度ドレイン領域
を含む表面に不純物をイオン注入して逆導電型の深い高
濃度ベース領域および前記高濃度ベース領域内に逆導電
型の浅い環状の低濃度ベース領域を形成し且つ前記高濃
度ベース領域の外周に沿って接する前記高濃度ドレイン
領域を形成する工程と、前記低濃度ベース領域内に選択
的に不純物をイオン注入して一導電型のソース領域を形
成する工程とを含んで構成される。
造方法は、一導電型半導体基板上に形成した一導電型の
ドレイン領域の上にゲート絶縁膜を介して形成した多結
晶シリコン膜をパターニングし行列状に配置した開孔部
を有するゲート電極を形成する工程と、前記開孔部周囲
の前記ゲート電極の縁に沿って前記ドレイン領域の表面
に選択的に不純物をイオン注入して拡散し環状の一導電
型高濃度ドレイン領域を形成する工程と、前記ゲート電
極をマスクとして前記開孔部の前記高濃度ドレイン領域
を含む表面に不純物をイオン注入して逆導電型の深い高
濃度ベース領域および前記高濃度ベース領域内に逆導電
型の浅い環状の低濃度ベース領域を形成し且つ前記高濃
度ベース領域の外周に沿って接する前記高濃度ドレイン
領域を形成する工程と、前記低濃度ベース領域内に選択
的に不純物をイオン注入して一導電型のソース領域を形
成する工程とを含んで構成される。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１（ａ）〜（ｄ）は本発明の一実施例の
製造方法を説明するための工程順に示した断面図であ
る。
製造方法を説明するための工程順に示した断面図であ
る。
【００１９】まず、図１（ａ）に示すように、Ｎ型の高
不純物濃度（Ｎ+ 型）を有する単結晶のシリコン基板１
の上にエピタキシャル成長によりＮ型のドレイン領域２
を形成する。次に、ドレイン領域２の表面を熱酸化して
ゲート酸化膜を形成し、ゲート酸化膜の上にＣＶＤ法に
より多結晶シリコン膜を堆積し、多結晶シリコン膜およ
びゲート酸化膜を選択的に順次エッチングしてドレイン
領域２の表面に行列状に配置した開孔部を有するゲート
絶縁膜３およびゲート電極４を形成する。次に、開孔部
の周囲のゲート電極４の縁に沿ってドレイン領域３の表
面にＮ型不純物を選択的にイオン注入し環状の高濃度
（Ｎ+ 型）ドレイン領域５を形成する。
不純物濃度（Ｎ+ 型）を有する単結晶のシリコン基板１
の上にエピタキシャル成長によりＮ型のドレイン領域２
を形成する。次に、ドレイン領域２の表面を熱酸化して
ゲート酸化膜を形成し、ゲート酸化膜の上にＣＶＤ法に
より多結晶シリコン膜を堆積し、多結晶シリコン膜およ
びゲート酸化膜を選択的に順次エッチングしてドレイン
領域２の表面に行列状に配置した開孔部を有するゲート
絶縁膜３およびゲート電極４を形成する。次に、開孔部
の周囲のゲート電極４の縁に沿ってドレイン領域３の表
面にＮ型不純物を選択的にイオン注入し環状の高濃度
（Ｎ+ 型）ドレイン領域５を形成する。
【００２０】次に、図１（ｂ）に示すように、ゲート電
極４をマスクとして開孔部の高濃度ドレイン領域５を含
むドレイン領域２の表面にＰ型不純物を高加速エネルギ
ーでイオン注入し高濃度ドレイン領域５の一部の導電型
を反転させた浅い領域の（Ｐ型）低濃度ベース領域６と
深い領域の（Ｐ+ 型）高濃度ベース領域７とを同時に形
成する。ここで、低濃度ベース領域６の外周に接して環
状の高濃度ドレイン領域５が残される。
極４をマスクとして開孔部の高濃度ドレイン領域５を含
むドレイン領域２の表面にＰ型不純物を高加速エネルギ
ーでイオン注入し高濃度ドレイン領域５の一部の導電型
を反転させた浅い領域の（Ｐ型）低濃度ベース領域６と
深い領域の（Ｐ+ 型）高濃度ベース領域７とを同時に形
成する。ここで、低濃度ベース領域６の外周に接して環
状の高濃度ドレイン領域５が残される。
【００２１】次に、図１（ｃ）に示すように、開孔部の
低濃度ベース領域６内に選択的にＮ型不純物をイオン注
入してＮ+ 型のソース領域８を形成する。
低濃度ベース領域６内に選択的にＮ型不純物をイオン注
入してＮ+ 型のソース領域８を形成する。
【００２２】次に、図１（ｄ）に示すように、全面にＣ
ＶＤ法によりＰＳＧ膜を堆積してパターニングし、ソー
ス領域８および低濃度ベース領域６，高濃度ベース領域
７の表面を共通に露出させるコンタクトホールを有する
層間絶縁膜９を形成する。次に、このコンタクトホール
を含む表面にスパッタ法でアルミニウム膜を堆積してソ
ース電極１０を形成し、シリコン基板１の裏面に蒸着法
によりドレイン電極１１を形成する。
ＶＤ法によりＰＳＧ膜を堆積してパターニングし、ソー
ス領域８および低濃度ベース領域６，高濃度ベース領域
７の表面を共通に露出させるコンタクトホールを有する
層間絶縁膜９を形成する。次に、このコンタクトホール
を含む表面にスパッタ法でアルミニウム膜を堆積してソ
ース電極１０を形成し、シリコン基板１の裏面に蒸着法
によりドレイン電極１１を形成する。
【００２３】
【発明の効果】以上説明したように本発明は、高濃度ド
レイン領域を形成した後、ドレイン領域と反対導電型の
不純物を高加速エネルギーでイオン注入し、深い接合面
を有する高濃度ベース領域と、高濃度ドレイン領域の一
部に導電型を反転させて形成した浅い低濃度ベース領域
を同時に形成することにより、製造工程を簡略化してコ
ストダウンおよび製造工期の短縮を実現させるという効
果を有する。
レイン領域を形成した後、ドレイン領域と反対導電型の
不純物を高加速エネルギーでイオン注入し、深い接合面
を有する高濃度ベース領域と、高濃度ドレイン領域の一
部に導電型を反転させて形成した浅い低濃度ベース領域
を同時に形成することにより、製造工程を簡略化してコ
ストダウンおよび製造工期の短縮を実現させるという効
果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図２】従来の縦型ＦＥＴの第１の例を説明するための
断面図。
断面図。
【図３】従来の縦型ＦＥＴの第２の例の製造方法を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図４】従来の縦型ＦＥＴの第２の例の製造方法を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
１ シリコン基板 ２ ドレイン領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ 高濃度ドレイン領域 ６ 低濃度ベース領域 ７ 高濃度ベース領域 ８ ソース領域 ９ 層間絶縁膜 １０ ソース電極 １１ ドレイン電極 １２ ベース領域
Claims (1)
- 【請求項１】 一導電型半導体基板上に形成した一導電
型のドレイン領域の上にゲート絶縁膜を介して形成した
多結晶シリコン膜をパターニングし行列状に配置した開
孔部を有するゲート電極を形成する工程と、前記開孔部
周囲の前記ゲート電極の縁に沿って前記ドレイン領域の
表面に選択的に不純物をイオン注入して拡散し環状の一
導電型高濃度ドレイン領域を形成する工程と、前記ゲー
ト電極をマスクとして前記開孔部の前記高濃度ドレイン
領域を含む表面に不純物をイオン注入して逆導電型の深
い高濃度ベース領域および前記高濃度ベース領域内に逆
導電型の浅い環状の低濃度ベース領域を形成し且つ前記
高濃度ベース領域の外周に沿って接する前記高濃度ドレ
イン領域を形成する工程と、前記低濃度ベース領域内に
選択的に不純物をイオン注入して一導電型のソース領域
を形成する工程とを含むことを特徴とする縦型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265570A JP2656740B2 (ja) | 1994-10-28 | 1994-10-28 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265570A JP2656740B2 (ja) | 1994-10-28 | 1994-10-28 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125172A JPH08125172A (ja) | 1996-05-17 |
| JP2656740B2 true JP2656740B2 (ja) | 1997-09-24 |
Family
ID=17418955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265570A Expired - Lifetime JP2656740B2 (ja) | 1994-10-28 | 1994-10-28 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656740B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9704149D0 (sv) * | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
| US6627949B2 (en) * | 2000-06-02 | 2003-09-30 | General Semiconductor, Inc. | High voltage power MOSFET having low on-resistance |
| US6479352B2 (en) * | 2000-06-02 | 2002-11-12 | General Semiconductor, Inc. | Method of fabricating high voltage power MOSFET having low on-resistance |
| JP5246638B2 (ja) | 2007-09-14 | 2013-07-24 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457675A (en) * | 1987-08-27 | 1989-03-03 | Nec Corp | Vertical field-effect transistor |
| JPH05283432A (ja) * | 1992-03-31 | 1993-10-29 | Nec Kansai Ltd | 縦型電界効果トランジスタおよびその製造方法 |
-
1994
- 1994-10-28 JP JP6265570A patent/JP2656740B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125172A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005505921A (ja) | フローティングアイランド電圧維持層を有する半導体パワーデバイス | |
| JP2005505918A (ja) | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 | |
| JP2006186145A (ja) | 半導体装置及びその製造方法 | |
| JP3790282B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP4463888B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JPH09115923A (ja) | 半導体装置及びその製造方法 | |
| JP2656740B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2007088334A (ja) | 半導体装置およびその製造方法 | |
| JP3551251B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP3192857B2 (ja) | 縦型ｍｏｓ半導体装置及びその製造方法 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JP2834058B2 (ja) | 半導体装置の製造方法 | |
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JP3027939B2 (ja) | 縦型電界効果トランジスタおよびその製造方法 | |
| JP2778126B2 (ja) | 半導体装置の製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPH11135783A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP4508304B2 (ja) | 半導体集積回路装置 | |
| JPH10335643A (ja) | 半導体装置の製造方法 | |
| JP3300238B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11102982A (ja) | 半導体集積回路 | |
| JP2630863B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH09260520A (ja) | 半導体集積回路装置 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970506 |