JP2677249B2 - マルチプロセッサシステムのプログラムデバッグ方法およびデバッガ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムのプログラムデバッグ技術に関し、特に特定のＣＰ
Ｕでのブレークポイントによるデバッグを可能とするプ
ログラムデバッグ技術に関する。

【０００２】

【従来の技術】プロセッサシステムのＯＳ（オペレーテ
ィングシステム）をデバッグ対象とするデバッガをカー
ネルデバッガという。一般に、ハードウェアブレークポ
イント機構を持たないプロセッサシステムにおいては、
カーネルデバッガが直接にＯＳのテキスト上にブレーク
命令を書き込むことで、ブレークポイントによるデバッ
グを実現している。このような方式は一般にソフトウェ
アブレークポイント制御方式と呼ばれており、シングル
プロセッサシステムのみならず、例えば特願平５−１４
５６４６号に見られるように、マルチプロセッサシステ
ムのデバッグでも利用されている。

【０００３】

【発明が解決しようとする課題】しかしながら、ソフト
ウェアブレークポイント制御方式をマルチプロセッサシ
ステムに適用した場合、テキスト上に書き込まれたブレ
ーク命令は、そのブレーク命令を含むロジックを実行し
得る全てのＣＰＵで実行される可能性があるため、最初
にそのブレーク命令を実行したＣＰＵにおいてブレーク
が発生する。このため、オペレータが望む或る特定のＣ
ＰＵがそのブレーク命令を実行した時点を捕らえてデバ
ッグを進めることが困難になる。

【０００４】本発明はこのような事情に鑑みて提案され
たものであり、その目的は、マルチプロセッサシステム
において、オペレータが望む或る特定のＣＰＵがブレー
クポイントに到達した時点を捕らえてデバッグを進める
ことができるようにすることにある。

【０００５】

【課題を解決するための手段】本発明は上記の目的を達
成するために、第１の発明にあっては、以下のような手
順を踏むことを特徴とする。 （Ａ）ブレークポイント管理テーブルに、ブレークポイ
ントアドレスに対応してＣＰＵ指定情報を設定するステ
ップ。 （Ｂ）ブレークポイント例外の発生時に、最先に例外を
発生した唯一のＣＰＵをマスタＣＰＵとして、残りの全
てのＣＰＵをスレーブＣＰＵとして、全ＣＰＵをデバッ
ガ制御下に移行せしめるステップ。 （Ｃ）マスタＣＰＵとなったＣＰＵにおいて、自ＣＰＵ
が前記ブレークポイント管理テーブル中の前記発生した
ブレークポイント例外のアドレスに対応するＣＰＵ指定
情報中に含まれるＣＰＵであるか否かを判別するステッ
プ。 （Ｄ）該当するＣＰＵであると判断した場合に、前記マ
スタＣＰＵとなったＣＰＵにおいて、オペレータからの
デバッグコマンドを解析実行する段階へ進むステップ。 （Ｅ）該当するＣＰＵでないと判断した場合に、今回の
ブレークポイント例外を無効なものとして、全ＣＰＵを
デバッガ制御下から元の状態に復帰させるステップ。

【０００６】また、本発明の第２の発明にあっては、上
記（Ｅ）の手順に代えて以下の手順を実行する構成を採
用する。 （Ｅ−１）該当するＣＰＵでないと判断した場合に、前
記マスタＣＰＵとなったＣＰＵにおいて、前記ブレーク
ポイント管理テーブル中の前記発生したブレークポイン
ト例外のアドレスでブレークポイント例外を起こしたス
レーブＣＰＵであって、且つそのブレークポイントアド
レスに対応するＣＰＵ指定情報中にそのＣＰＵの情報が
含まれているスレーブＣＰＵが存在するか否かを判別す
るステップ。 （Ｅ−２）該当するスレーブＣＰＵが存在したと判断し
た場合に、該存在したスレーブＣＰＵをマスタＣＰＵに
変更すると共に前記マスタＣＰＵとなったＣＰＵをスレ
ーブＣＰＵに変更し、該新たにマスタＣＰＵとなったＣ
ＰＵにおいて、オペレータからのデバッグコマンドを解
析実行する段階へ進むステップ。 （Ｅ−３）該当するスレーブＣＰＵが存在しないと判断
した場合に全ＣＰＵをデバッガ制御下から元の状態に復
帰させるステップ。

【０００７】そして、このようなプログラムデバッグ方
法に適用するデバッガとしては、ブレークポイント例外
発生時にコールされ、コール元のＣＰＵに関するレジス
タ情報等のセーブ処理を行う共通入口処理部と、該共通
入口処理部からコールされ、マスタＣＰＵ情報に既にＣ
ＰＵ情報が設定されている場合にはスレーブＣＰＵと判
断し、設定されていない場合には自ＣＰＵ情報を設定し
てマスタＣＰＵと判断するマスタ／スレーブＣＰＵ判別
部と、該マスタ／スレーブＣＰＵ判別部でマスタＣＰＵ
と判断された場合にコールされ、マスタＣＰＵとなった
ＣＰＵで実行されるマスタＣＰＵ制御部と、前記マスタ
／スレーブＣＰＵ判別部でスレーブＣＰＵと判断された
場合にコールされ、スレーブＣＰＵとなったＣＰＵで実
行されるスレーブＣＰＵ制御部と、デバッガ制御下から
元の状態へ復帰する共通出口処理部とを備え、更に、前
記マスタＣＰＵ制御部内に、自身以外のＣＰＵを全てス
レーブＣＰＵとしてデバッガ制御下に移行せしめるデバ
ッガシステム同期部と、ブレークポイントアドレスに対
応してブレークポイント管理テーブルに設定されたＣＰ
Ｕ指定情報に基づいて、ブレークポイント例外がオペレ
ータから指定されたＣＰＵで発生しているか否かを判断
し、発生していない場合には全ＣＰＵをデバッガ制御下
から元の状態に復帰せしめ、発生しているがその発生Ｃ
ＰＵがスレーブＣＰＵであった場合にはそのスレーブＣ
ＰＵを新たなマスタＣＰＵに変更するＣＰＵ別ブレーク
ポイント制御部と、ブレークポイント例外がオペレータ
から指定されたＣＰＵで発生していた場合に限って、オ
ペレータからのデバッグコマンドを解析して実行するコ
マンド解析／実行部とを備えている。

【０００８】

【作用】例えば複数のＣＰＵのうち特定のＣＰＵ（αと
する）がブレークポイントアドレス（βとする）に到達
した時点を捕らえてデバッグしたい場合、そのブレーク
ポイントアドレスβに対応してＣＰＵαの情報をブレー
クポイント管理テーブルに設定しておく。マルチプロセ
ッサシステムの動作中に、何れかのＣＰＵでブレークポ
イント例外が発生すると、最先に例外を発生した唯一の
ＣＰＵをマスタＣＰＵとして、残りの全てのＣＰＵをス
レーブＣＰＵとして、全ＣＰＵをデバッガ制御下に移行
せしめる。次に、マスタＣＰＵとなったＣＰＵにおい
て、自ＣＰＵがブレークポイント管理テーブル中の前記
発生したブレークポイント例外のアドレスに対応するＣ
ＰＵ指定情報中に含まれるＣＰＵであるか否かを判別す
る。そして、そのようなＣＰＵであると判断した場合、
つまりＣＰＵαがブレークポイントアドレスβでブレー
クポイント例外を起こした場合は、そのＣＰＵαにおい
て、オペレータからのデバッグコマンドを解析実行する
段階へ進む。しかし、該当するＣＰＵでない、つまり最
先にブレークポイント例外を起こしたＣＰＵがＣＰＵα
でない場合、今回のブレークポイント例外を無効なもの
として、全ＣＰＵをデバッガ制御下から元の状態に復帰
させる。以上の動作により、オペレータが望む或る特定
のＣＰＵαがブレークポイントアドレスβに到達した時
点を捕らえてデバッグを進めることができる。

【０００９】なお、マルチプロセッサシステムにおいて
は複数のＣＰＵが同時並行的に処理を実行しているた
め、複数のＣＰＵでほぼ同時にブレークポイント例外が
発生することがある。このような場合、オペレータが望
んだＣＰＵαが最先に例外を起こしたＣＰＵとなってマ
スタＣＰＵとなる場合には問題はないが、他のＣＰＵが
マスタＣＰＵとなり、オペレータが望むＣＰＵαがスレ
ーブＣＰＵとなった場合、前述した構成では、特定のＣ
ＰＵαがブレークポイントアドレスβに到達しているの
にかかわらず、その機会を逃してしまうことになる。そ
こで、第２の発明にあっては、マスタＣＰＵとなったＣ
ＰＵが該当するＣＰＵαでなかった場合、そのマスタＣ
ＰＵにおいて、ブレークポイント管理テーブル中の前記
発生したブレークポイント例外のアドレスでブレークポ
イント例外を起こしたスレーブＣＰＵであって、且つそ
のブレークポイントアドレスに対応するＣＰＵ指定情報
中にそのＣＰＵの情報が含まれているスレーブＣＰＵが
存在するか否かを判別する。そして、該当するスレーブ
ＣＰＵが存在しないと判断した場合には全ＣＰＵをデバ
ッガ制御下から元の状態に復帰させるが、該当するスレ
ーブＣＰＵが存在したと判断した場合には、そのスレー
ブＣＰＵ、つまりＣＰＵαをマスタＣＰＵに変更すると
共に前記マスタＣＰＵとなっていた自ＣＰＵをスレーブ
ＣＰＵに変更し、新たにマスタＣＰＵとなったＣＰＵα
において、オペレータからのデバッグコマンドを解析実
行する段階へ進むようにしている。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１１】図１を参照すると、本発明の一実施例を適
用したマルチプロセッサシステムは、複数個のＣＰＵ１
〜５と、これらのＣＰＵ１〜５で共有される共有メモリ
６と、磁気ディスク装置などの如き二次記憶装置７と、
コンソール８と、これらを相互に接続するシステムバス
９とで構成されている。なお、ＣＰＵ１〜５は同一タイ
プのプロセッサであり、例えばミップス社製のＲ３００
０，Ｒ４０００といったＣＰＵが使用される。また、図
１において、１００はデバッグ対象となるＯＳ（オペレ
ーティング・システム）、２００はデバッガ（カーネル
デバッガ）である。

【００１２】図２はデバッガ２００の要部構成図であ
る。デバッガ２００は、マルチプロセッサシステム運用
中にブレークポイント例外が発生した場合にその例外処
理からコールされる共通入口処理部１０と、マスタＣＰ
Ｕ情報１５に最先に自ＣＰＵ情報を設定し得たか否かに
よってマスタＣＰＵとスレーブＣＰＵとを切り分けるマ
スタ／スレーブＣＰＵ判別部１１と、マスタＣＰＵとな
ったＣＰＵで実行されるマスタＣＰＵ制御部１２と、ス
レーブＣＰＵとなったＣＰＵで実行されるスレーブＣＰ
Ｕ制御部１３と、デバッガ２００をコールした時点の状
態に復帰する共通出口処理部１４と、ブレークポイント
に関する種々の情報が設定されているブレークポイント
管理テーブル１６と、マスタＣＰＵとなったＣＰＵとス
レーブＣＰＵとなったＣＰＵとの間で参照更新されるス
レーブコマンドフラグ１７及びスレーブコマンド情報構
造体１８とを含んでいる。

【００１３】また、マスタＣＰＵ制御部１２は、デバッ
ガシステム同期部１２１とＣＰＵ別ブレークポイント制
御部１２２とコマンド解析／実行部１２３とを含み、ス
レーブＣＰＵ制御部１３は、コマンド要請待機部１３１
とコマンド要請処理部１３２とを含んでいる。

【００１４】図３はブレークポイント管理テーブル１６
の１エントリの内容例を示す。同図において、１６１は
オペレータが指定したブレークポイントアドレスであ
り、公知のようにこのブレークポイントアドレス１６１
に対応するＯＳ１００の命令はブレークポイント例外を
起こすブレーク命令に置換されている。また、１６２は
ブレーク命令と置換された元の命令を示し、１６３がブ
レークポイントアドレス１６１に対応するＣＰＵ情報フ
ィールドであって、ここにオペレータがブレークを望む
ＣＰＵを特定する情報（例えばＣＰＵ番号）が設定され
る。

【００１５】図４はマスタＣＰＵ制御部１２のＣＰＵ別
ブレークポイント制御部１２２の処理例を示すフローチ
ャート、図５はマスタＣＰＵとスレーブＣＰＵとの間の
コマンド授受のフローチャート、図６はスレーブコマン
ド情報構造体１８の構成例を、それぞれ示す。以下、各
図を参照して本実施例の動作を説明する。

【００１６】オペレータは、デバッガ２００にてブレー
クポイントをＯＳ１００に設定する際、そのブレークポ
イントをどのＣＰＵで有効とするかを併せて指定する。
有効とするＣＰＵは１つのＣＰＵにしても良く、複数の
ＣＰＵにしても良い。デバッガ２００は、オペレータに
よるコンソール８からのブレークポイント設定要求時、
ブレークポイントの設定を要求されたＯＳ１００中のア
ドレスの箇所をブレーク命令に置換し、ブレークポイン
ト管理テーブル１６に、図３に示すように、そのブレー
クポイントアドレス１６１と、元の命令１６２とを設定
し、更に、オペレータから指定された、そのブレークポ
イントを有効とするＣＰＵの情報をＣＰＵ情報フィール
ド１６３に設定する。

【００１７】マルチプロセッサシステムの動作中に、何
れかのＣＰＵでブレークポイント例外が発生すると、そ
の発生元のＣＰＵでは例外処理からデバッガ２００の共
通入口処理部１０がコールされる。

【００１８】共通入口処理部１０では、後に当該ブレー
クポイント例外の発生時点に復帰できるように、当該Ｃ
ＰＵのレジスタ情報等をセーブし、マスタ／スレーブＣ
ＰＵ判別部１１をコールする。

【００１９】マスタ／スレーブＣＰＵ判別部１１は、マ
スタＣＰＵ情報１５を参照し、そこに何も設定されてい
ない場合には、自ＣＰＵがマスタＣＰＵになり得るの
で、自ＣＰＵ情報をマスタＣＰＵ情報１５に設定して、
マスタＣＰＵ制御部１２のデバッガシステム同期部１２
１をコールする。他方、マスタＣＰＵ情報１５に既に他
のＣＰＵ情報が設定されていた場合はスレーブＣＰＵと
なり、スレーブＣＰＵ制御部１３のコマンド要請待機部
１３１をコールする。なお、マスタＣＰＵ情報１５を参
照する際にはロック機能によってマスタＣＰＵ情報１５
のロックを試み、ロックできたときに初めて参照し、ロ
ックできないときは例えば一定時間経過後に再試行す
る。また、何も設定されていない場合は、自ＣＰＵ情報
を設定した後、ロックを解除する。

【００２０】従って、ブレークポイント例外が唯一のＣ
ＰＵでのみ発生した場合は、そのＣＰＵがマスタＣＰＵ
となる。他方、ブレークポイント例外がほぼ同時期に複
数のＣＰＵで発生した場合は、最初にマスタＣＰＵ情報
１５に自ＣＰＵ情報を書き込めたＣＰＵがマスタＣＰＵ
となり、ブレークポイント例外を発生した残りのＣＰＵ
はスレーブＣＰＵとなる。

【００２１】次に、マスタＣＰＵとなってデバッガシス
テム同期部１２１をコールしたＣＰＵにおいては、自Ｃ
ＰＵ以外の全てのＣＰＵをスレーブＣＰＵとしてデバッ
ガ制御下に移行させるために、他のＣＰＵに対しプロセ
ッサ間通信によりデバッガ２００の制御下に入るように
要求する。この要求を受け付けた他のＣＰＵは、デバッ
ガ２００の共通入口処理部１０をコールして自ＣＰＵの
レジスタ情報等のセーブを行った後、マスタ／スレーブ
ＣＰＵ判別部１１をコールし、その時点ではマスタＣＰ
Ｕ情報１５に既に他のＣＰＵ情報が設定されているので
スレーブＣＰＵとなって、コマンド要請待機部１３１を
コールする。なお、ブレークポイント例外が発生したが
マスタＣＰＵとなり得なかったＣＰＵは既にスレーブＣ
ＰＵになっているので、デバッガシステム同期部１２１
によるデバッガ制御下への移行要求は無視される。

【００２２】以上の処理によって、ブレークポイント例
外の発生時に、最先に例外を発生した唯一のＣＰＵのみ
がマスタＣＰＵとして、残りの全てのＣＰＵがスレーブ
ＣＰＵとなって、全ＣＰＵがデバッガ制御下に移行した
ことになる。

【００２３】さて、マスタＣＰＵ側によるデバッガシス
テム同期部１２１の処理が終了すると、ＣＰＵ別ブレー
クポイント制御部１２２がコールされ、図４に示す処理
がマスタＣＰＵ側において実行される。

【００２４】先ず、自ＣＰＵ（マスタＣＰＵ）の今回の
ブレークポイント例外の発生アドレスが図３のブレーク
ポイント管理テーブル１６に設定されたブレークポイン
トアドレス１６１であり、且つ、そのブレークポイント
アドレスに対応するＣＰＵ情報フィールド１６３に自Ｃ
ＰＵの情報が含まれているかを、自ＣＰＵのレジスタ退
避情報等に基づいて調べる（Ｓ１）。そして、その判断
結果がＹＥＳの場合、つまり、自ＣＰＵがブレークポイ
ント管理テーブル１６に設定されたブレークポイントア
ドレスで例外を起こし、且つ自ＣＰＵがオペレータから
指定されたＣＰＵであった場合、コマンド解析／実行部
１２３をコールする（Ｓ２）。これにより、オペレータ
からのデバッグコマンドを解析，実行する段階へと進
む。以下、オペレータによるデバッグ時の動作を説明す
る。

【００２５】コマンド解析／実行部１２３では、コンソ
ール８から投入されたオペレータからのデバッグコマン
ドを解析し、目的の動作を実行する。これにより、マス
タＣＰＵとなったＣＰＵ上で各種のデバッグコマンドを
実行でき、各ＣＰＵのレジスタ退避情報や共有メモリ６
の内容等を調査することができる。また、本実施例で
は、デバッグ実行単位を一時的にスレーブＣＰＵに移す
ことが可能である。これは以下のようにして行われる。

【００２６】実行単位を一時的に或るスレーブＣＰＵに
移してそのスレーブＣＰＵでデバッグコマンドを実行さ
せるような指示がオペレータから入力された場合、マス
タＣＰＵは、図５の処理を開始して、先ずスレーブコマ
ンド情報構造体１８に必要な情報（スレーブＣＰＵに実
行させるコマンド，伝達する情報等）をそのコマンドフ
ィールド，情報フィールドに設定し（Ｓ１１）、スレー
ブコマンドフラグ１７におけるそのスレーブＣＰＵに対
応するフラグを１にセットし（Ｓ１２）、そのフラグが
０に変更されるのを待つ（Ｓ１３）。各スレーブＣＰＵ
は、コマンド要請待機部１３１において、図５に示すよ
うに、スレーブコマンドフラグ１７中の自ＣＰＵに対応
するフラグが１になるのを監視しており（Ｓ２１）、フ
ラグが１になると、コマンド要請処理部１３２をコール
して、このコマンド要請処理部１３２において、スレー
ブコマンド情報構造体１８に設定されたコマンド，情報
に従った処理を実行し、その実行終了時に、戻り値があ
ったらスレーブコマンド情報構造体１８の戻り値フィー
ルドに設定する（Ｓ２２）。そして、スレーブＣＰＵに
よるコマンド終了通知として、スレーブコマンドフラグ
１７中の自ＣＰＵに対応するフラグを０に設定し（Ｓ２
３）、再びコマンド要請待機部１３１に戻る。マスタＣ
ＰＵ側のコマンド解析／実行部１２３では、このフラグ
が０に設定されたのを検出すると、スレーブコマンド情
報構造体１８から戻り値を取得する（Ｓ１４）。これに
より、再び、次のデバッグコマンドの実行が可能とな
る。

【００２７】以上のような動作は、デバッガから復帰す
べきコマンドがオペレータより投入されるまで続けら
れ、デバッガから復帰すべきコマンドが投入されると、
コマンド解析／実行部１２３は、スレーブコマンドフラ
グ１７とスレーブコマンド情報構造体１８とを用いて全
スレーブＣＰＵに対してデバッガからの復帰コマンドを
伝達し、マスタＣＰＵ自身も共通出口処理部１４をコー
ルしてデバッガ制御下から例外発生時点に復帰する。デ
バッガからの復帰コマンドを受けた各スレーブＣＰＵ
は、それぞれ共通出口処理部１４をコールして、元の状
態に復帰する。

【００２８】他方、図４の処理Ｓ１の判断結果がＮＯの
場合、つまりマスタＣＰＵとなったＣＰＵがオペレータ
の指定したＣＰＵでなかった場合は、ブレークポイント
管理テーブル１６に設定されたブレークポイントアドレ
ス１６１の箇所でブレークポイント例外を起こしたスレ
ーブＣＰＵであって、且つ、ブレークポイント管理テー
ブル１６のＣＰＵ情報フィールド１６３にそのＣＰＵ情
報が含まれているスレーブＣＰＵが存在するか否かを、
各スレーブＣＰＵのレジスタ退避情報等に基づいて調べ
る（Ｓ３）。そして、そのようなスレーブＣＰＵが存在
しない場合は、今回のブレークポイント例外は無効なも
のとして、全ＣＰＵをデバッガ２００の制御下から元の
状態に復帰させる（Ｓ５）。これは、マスタＣＰＵがス
レーブコマンドフラグ１７とスレーブコマンド情報構造
体１８を用いて全スレーブＣＰＵにデバッガからの復帰
コマンドを伝達して共通出口処理部１４をコールさせ、
自らも共通出口処理部１４をコールすることで実現され
る。

【００２９】また、図４の処理Ｓ３の判断の結果、該当
するスレーブＣＰＵが存在した場合には、現在のマスタ
ＣＰＵにおいて、スレーブコマンドフラグ１７とスレー
ブコマンド情報構造体１８とを用いて、該当するスレー
ブＣＰＵに対してマスタＣＰＵ変更のコマンドを伝達
し、自らはスレーブＣＰＵとなってスレーブＣＰＵによ
るコマンド要請待機部１３１をコールする。一方、マス
タＣＰＵ変更のコマンドを受けたスレーブＣＰＵは、マ
スタＣＰＵ情報１５を変更して自らがマスタＣＰＵとな
り、コマンド解析／実行部１２３をコールして、オペレ
ータによるデバッグ動作を可能にする。

【００３０】以上本発明の実施例について説明したが、
本発明は以上の実施例にのみ限定されずその他各種の付
加変更が可能である。例えば、図４のステップＳ１にお
いてＮＯと判断された場合に直ちに全ＣＰＵをデバッガ
制御下から元の状態に復帰させるようにしても良い。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
特定のＣＰＵのみでのブレークポイントによるデバッグ
が可能になる。このことにより、個々のＣＰＵ毎に着目
したデバッグが可能となり、マルチプロセッサシステム
の動作や状態を詳細に知ることができる。

【００３２】また、請求項２記載の構成によれば、ユー
ザが望むＣＰＵとそれ以外のＣＰＵとがほぼ同時期にブ
レークポイント例外を起こした場合であっても、ユーザ
が望むＣＰＵをマスタＣＰＵとしてデバッグを進めるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を適用したマルチプロセッサ
システムの構成例を示すブロック図である。

【図２】デバッガの要部構成図である。

【図３】ブレークポイント管理テーブルの１エントリの
内容例を示す図である。

【図４】マスタＣＰＵ制御部のＣＰＵ別ブレークポイン
ト制御部の処理例を示すフローチャートである。

【図５】マスタＣＰＵとスレーブＣＰＵとの間のコマン
ド授受のフローチャートである。

【図６】スレーブコマンド情報構造体１８の構成例を示
す図である。

【符号の説明】

１〜５…ＣＰＵ ６…共有メモリ ７…二次記憶装置 ８…コンソール ９…システムバス １０…共通入口処理部 １１…マスタ／スレーブＣＰＵ判別部 １２…マスタＣＰＵ制御部 １３…スレーブＣＰＵ制御部 １４…共通出口処理部 １５…マスタＣＰＵ情報 １６…ブレークポイント管理テーブル １７…スレーブコマンドフラグ １８…スレーブコマンド情報構造体 １００…オペレーティング・システム（ＯＳ） １２１…デバッガシステム同期部 １２２…ＣＰＵ別ブレークポイント制御部 １２３…コマンド解析／実行部 １３１…コマンド要請待機部 １３２…コマンド要請処理部 １６１…ブレークポイントアドレス １６２…元の命令 １６３…ＣＰＵ情報フィールド

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−153442（ＪＰ，Ａ) 特開 平３−15949（ＪＰ，Ａ) 特開 平６−332747（ＪＰ，Ａ) 特開 平６−75820（ＪＰ，Ａ) 特開 平４−314141（ＪＰ，Ａ) 特開 平４−248635（ＪＰ，Ａ) 特開 平２−64826（ＪＰ，Ａ) 特開 平５−20120（ＪＰ，Ａ) 特開 平５−313946（ＪＰ，Ａ) 特表 平５−508046（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵ間でメモリを共有する密結
   合マルチプロセッサシステムのプログラムデバッグ方法
   において、 （Ａ）ブレークポイント管理テーブルに、ブレークポイ
   ントアドレスに対応してＣＰＵ指定情報を設定するステ
   ップ。 （Ｂ）ブレークポイント例外の発生時に、最先に例外を
   発生した唯一のＣＰＵをマスタＣＰＵとして、残りの全
   てのＣＰＵをスレーブＣＰＵとして、全ＣＰＵをデバッ
   ガ制御下に移行せしめるステップ。 （Ｃ）マスタＣＰＵとなったＣＰＵにおいて、自ＣＰＵ
   が前記ブレークポイント管理テーブル中の前記発生した
   ブレークポイント例外のアドレスに対応するＣＰＵ指定
   情報中に含まれるＣＰＵであるか否かを判別するステッ
   プ。 （Ｄ）該当するＣＰＵであると判断した場合に、前記マ
   スタＣＰＵとなったＣＰＵにおいて、オペレータからの
   デバッグコマンドを解析実行する段階へ進むステップ。 （Ｅ）該当するＣＰＵでないと判断した場合に、今回の
   ブレークポイント例外を無効なものとして、全ＣＰＵを
   デバッガ制御下から元の状態に復帰させるステップ。 を含むことを特徴とするマルチプロセッサシステムのプ
   ログラムデバッグ方法。
2. 【請求項２】 請求項１記載の（Ｅ）のステップに代え
   て、 （Ｅ−１）該当するＣＰＵでないと判断した場合に、前
   記マスタＣＰＵとなったＣＰＵにおいて、前記ブレーク
   ポイント管理テーブル中の前記発生したブレークポイン
   ト例外のアドレスでブレークポイント例外を起こしたス
   レーブＣＰＵであって、且つそのブレークポイントアド
   レスに対応するＣＰＵ指定情報中にそのＣＰＵの情報が
   含まれているスレーブＣＰＵが存在するか否かを判別す
   るステップ。 （Ｅ−２）該当するスレーブＣＰＵが存在したと判断し
   た場合に、該存在したスレーブＣＰＵをマスタＣＰＵに
   変更すると共に前記マスタＣＰＵとなっていた自ＣＰＵ
   をスレーブＣＰＵに変更し、該新たにマスタＣＰＵとな
   ったＣＰＵにおいて、オペレータからのデバッグコマン
   ドを解析実行する段階へ進むステップ。 （Ｅ−３）該当するスレーブＣＰＵが存在しないと判断
   した場合に全ＣＰＵをデバッガ制御下から元の状態に復
   帰させるステップ。 を実行することを特徴とするマルチプロセッサシステム
   のプログラムデバッグ方法。
3. 【請求項３】 前記（Ｂ）のステップを、 （Ｂ−１）マスタＣＰＵ情報にＣＰＵ情報が設定されて
   いるか否かを判断し、設定されていなければ自ＣＰＵ情
   報を設定して自ＣＰＵをマスタＣＰＵとし、既にＣＰＵ
   情報が設定されていれば自ＣＰＵをスレーブＣＰＵとす
   るステップ。 （Ｂ−２）マスタＣＰＵとなったＣＰＵがプロセッサ間
   通信により他のＣＰＵに対してデバッガ制御下への移行
   を要請するステップ。 で実現することを特徴とする請求項１または２記載のマ
   ルチプロセッサシステムのプログラムデバッグ方法。
4. 【請求項４】 複数のＣＰＵ間でメモリを共有する密結
   合マルチプロセッサシステムのプログラムデバッグ方法
   において、 ＣＰＵに関するレジスタ情報等のセーブ処理を行う共通
   入口処理部，マスタＣＰＵ情報に既にＣＰＵ情報が設定
   されている場合にはスレーブＣＰＵと判断し設定されて
   いない場合には自ＣＰＵ情報を設定してマスタＣＰＵと
   判断する処理を行うマスタ／スレーブＣＰＵ判別部，マ
   スタＣＰＵとなったＣＰＵが実行するマスタＣＰＵ制御
   部，スレーブＣＰＵとなったＣＰＵが実行するスレーブ
   ＣＰＵ制御部，およびデバッガ制御下から元の状態へ復
   帰する処理を行う共通出口処理部を備え、更に前記マス
   タＣＰＵ制御部内に、自身以外のＣＰＵを全てスレーブ
   ＣＰＵとしてデバッガ制御下に移行せしめるためのデバ
   ッガシステム同期部と、ブレークポイントアドレスに対
   応してブレークポイント管理テーブルに設定されたＣＰ
   Ｕ指定情報に基づいて、発生したブレークポイント例外
   がオペレータから指定されたＣＰＵで発生しているか否
   かを判断するためのＣＰＵ別ブレークポイント制御部
   と、オペレータからのデバッグコマンドを解析して実行
   するコマンド解析／実行部とを有するカーネルデバッガ
   を使用し、 ブレークポイント例外を起こしたＣＰＵにおいて、前記
   共通入口処理部を実行してレジスタ情報等をセーブした
   後、前記マスタ／スレーブＣＰＵ判別部を実行してその
   判別結果により前記マスタＣＰＵ制御部か、前記スレー
   ブＣＰＵ制御部を実行し、前記マスタＣＰＵ制御部を実
   行したマスタＣＰＵにおいて、前記デバッガシステム同
   期部の実行により他のＣＰＵを全てスレーブＣＰＵとし
   てデバッグ制御下に移行せしめた後、前記ＣＰＵ別ブレ
   ークポイント制御部の実行により、発生したブレークポ
   イント例外が前記ブレークポイント管理テーブルで指定
   されたＣＰＵで発生しているか否かを判断し、指定され
   たＣＰＵで発生している場合に限り前記コマンド解析／
   実行部を実行するようにしたことを特徴とするマルチプ
   ロセッサシステムのプログラムデバッグ方法。
5. 【請求項５】 複数のＣＰＵ間でメモリを共有する密結
   合マルチプロセッサシステムのデバッガにおいて、 ブレークポイント例外発生時にコールされ、コール元の
   ＣＰＵに関するレジスタ情報等のセーブ処理を行う共通
   入口処理部と、 該共通入口処理部からコールされ、マスタＣＰＵ情報に
   既にＣＰＵ情報が設定されている場合にはスレーブＣＰ
   Ｕと判断し、設定されていない場合には自ＣＰＵ情報を
   設定してマスタＣＰＵと判断するマスタ／スレーブＣＰ
   Ｕ判別部と、 該マスタ／スレーブＣＰＵ判別部でマスタＣＰＵと判断
   された場合にコールされ、マスタＣＰＵとなったＣＰＵ
   で実行されるマスタＣＰＵ制御部と、 前記マスタ／スレーブＣＰＵ判別部でスレーブＣＰＵと
   判断された場合にコールされ、スレーブＣＰＵとなった
   ＣＰＵで実行されるスレーブＣＰＵ制御部と、 デバッガ制御下から元の状態へ復帰する共通出口処理部
   とを備え、更に、 前記マスタＣＰＵ制御部内に、 自身以外のＣＰＵを全てスレーブＣＰＵとしてデバッガ
   制御下に移行せしめるデバッガシステム同期部と、 ブレークポイントアドレスに対応してブレークポイント
   管理テーブルに設定されたＣＰＵ指定情報に基づいて、
   ブレークポイント例外がオペレータから指定されたＣＰ
   Ｕで発生しているか否かを判断し、発生していない場合
   には全ＣＰＵをデバッガ制御下から元の状態に復帰せし
   め、発生しているがその発生ＣＰＵがスレーブＣＰＵで
   あった場合にはそのスレーブＣＰＵを新たなマスタＣＰ
   Ｕに変更するＣＰＵ別ブレークポイント制御部と、 ブレークポイント例外がオペレータから指定されたＣＰ
   Ｕで発生していた場合に限って、オペレータからのデバ
   ッグコマンドを解析して実行するコマンド解析／実行部
   とを備えることを特徴とするマルチプロセッサシステム
   のデバッガ。