JP2686374B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関し、
より詳しくはそのスクライブラインの形成に伴う不具合
を除去できるものに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
More specifically, the present invention relates to a device capable of eliminating a defect associated with the formation of the scribe line.
【０００２】[0002]
【従来の技術】図３(a) 〜図３(g) は、従来の半導体装
置の製造方法を示す工程別断面図である。以下、同図を
参照しつつその製造方法について説明をする。2. Description of the Related Art FIGS. 3 (a) to 3 (g) are cross-sectional views of respective steps showing a conventional method for manufacturing a semiconductor device. Hereinafter, the manufacturing method will be described with reference to FIG.
【０００３】まず、図３(a) はシリコン基板１上にｎ+
拡散領域２及びｐ+ 拡散領域３，絶縁酸化膜４が設けら
れた状態である。次に、図３(b) に示すように絶縁酸化
膜４上にフォトレジストを塗付し写真製版技術によりパ
ターニングした後、このフォトレジスト５をマスクとし
てｎ+ 拡散領域２及びｐ+ 拡散領域３の電極窓形成領域
の絶縁酸化膜４をエッチングする。次に図３(c) に示す
ようにフォトレジストを除去した後、表面全面に、２０
〜８０ｎｍの白金層７をスパッタ法などにより形成す
る。次に、図３(d) に示すように３００〜７００℃の熱
処理を施して、下地のシリコン基板と白金層を反応させ
て白金シリサイド層８を形成し、その後王水ボイルによ
り白金層を除去する。ここで、図３(d) に示すようにス
クライブライン部は、絶縁酸化膜４を除去していないた
め白金シリサイド層は形成されない。また白金シリサイ
ドを形成する理由は、低抵抗コンタクトもしくは、ショ
ットキー・バリア・コンタクト形成に使用するためであ
る。First, in FIG. 3A, n + is formed on a silicon substrate 1.
The diffusion region 2, the p + diffusion region 3 and the insulating oxide film 4 are provided. Next, as shown in FIG. 3 (b), a photoresist is applied on the insulating oxide film 4 and patterned by a photolithography technique, and then the photoresist 5 is used as a mask for n + diffusion region 2 and p + diffusion region 3 The insulating oxide film 4 in the electrode window forming region is etched. Next, after removing the photoresist as shown in FIG.
A platinum layer 7 having a thickness of -80 nm is formed by a sputtering method or the like. Next, as shown in FIG. 3 (d), a heat treatment is performed at 300 to 700 ° C. to react the underlying silicon substrate with the platinum layer to form the platinum silicide layer 8, and then the platinum layer is removed by aqua regia boiling. To do. Here, as shown in FIG. 3D, since the insulating oxide film 4 is not removed, the platinum silicide layer is not formed in the scribe line portion. The reason for forming platinum silicide is that it is used for forming a low resistance contact or a Schottky barrier contact.
【０００４】次に図３(e) に示すように表面全面に５０
０〜１０００ｎｍのアルミ配線層９をスパッタ法などに
より形成し、さらにフォトレジスト１０を塗布し、写真
製版技術によりフォトレジストをパターニングする。こ
の際、チップ領域周囲のスクライブラインとの境界部に
もフォトレジストパターンを形成しておく。次に、図３
(f) に示すように、パターニングしたフォトレジスト１
０をマスクにしてアルミ配線層９をエッチングする。こ
こで、アルミ配線層のエッチングは、一般には塩素系の
ガスを用いるドライエッチングである。この工程におい
て、スクライブライン上のアルミが除去されても、その
下地には絶縁酸化膜４があり、白金シリサイド層８が形
成されていないため、白金粒子が飛散してアルミ配線層
９上に付着しアルミ腐触が発生する現象は起こらない。Next, as shown in FIG. 3 (e), 50
An aluminum wiring layer 9 having a thickness of 0 to 1000 nm is formed by a sputtering method or the like, a photoresist 10 is applied, and the photoresist is patterned by a photoengraving technique. At this time, a photoresist pattern is also formed on the boundary with the scribe line around the chip region. Next, FIG.
Patterned photoresist 1 as shown in (f)
The aluminum wiring layer 9 is etched using 0 as a mask. Here, the etching of the aluminum wiring layer is generally dry etching using a chlorine-based gas. In this step, even if the aluminum on the scribe line is removed, the insulating oxide film 4 is present under the aluminum and the platinum silicide layer 8 is not formed. Therefore, platinum particles are scattered and adhered onto the aluminum wiring layer 9. The phenomenon of aluminum corrosion does not occur.
【０００５】ところが、ウェハプロセスより後の工程
で、シリコン基板１をスクライブラインに沿って切断す
る時に生ずる切断面からのクラックによるチップの欠け
を防止するために、チップ領域周囲とスクライブライン
の境界部にもアルミ配線層によるカバーを形成するが、
下地の絶縁酸化膜が平坦であるため、切断時にスクライ
ブライン部の絶縁酸化膜にもクラックが生じるのを十分
防止できず、その効果は半減してしまう。However, in order to prevent chips from being chipped due to cracks from the cut surface that occur when the silicon substrate 1 is cut along the scribe line in a step after the wafer process, the boundary between the chip area and the scribe line is prevented. Also, a cover made of aluminum wiring layer is formed,
Since the underlying insulating oxide film is flat, it is not possible to sufficiently prevent the insulating oxide film in the scribe line portion from cracking during cutting, and the effect is halved.
【０００６】図４にスクライブライン部の絶縁酸化膜４
を除去して白金シリサイド層８を形成した場合の断面図
を示す。この場合、切断時に生じる段差をアルミ配線が
カバーしているためその効果が半減するという問題は生
じないが、シリサイド金属−アルミニウムの局部電池が
形成され、アルミ腐触が発生する現象は発生してしま
う。FIG. 4 shows the insulating oxide film 4 in the scribe line portion.
A cross-sectional view in the case where the platinum silicide layer 8 is formed by removing the above is shown. In this case, since the aluminum wiring covers the step generated at the time of cutting, there is no problem that the effect is halved, but a phenomenon in which a local metal silicide-aluminum battery is formed and aluminum corrosion occurs does not occur. I will end up.
【０００７】次に、表面全面に５００〜１０００ｎｍの
プラズマ窒化膜からなる表面保護層１１をプラズマＣＶ
Ｄ法により形成し、図３(g) に示すように写真製版技術
によりパターニングして一連の工程が終了する。Next, a surface protection layer 11 made of a plasma nitride film of 500 to 1000 nm is formed on the entire surface by plasma CV.
It is formed by the D method and is patterned by the photolithography technique as shown in FIG. 3 (g) to complete a series of steps.
【０００８】[0008]
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されているので、スクライブ
ラインにシリサイド層を形成しないように絶縁酸化膜を
残すと、ウェハプロセスの後の工程で、シリコン基板を
スクライブラインに沿って切断する時に生ずる切断面か
らのクラックによるチップの欠けを防止するために形成
した、チップ領域周囲のスクライブラインとの境界部の
アルミ配線層によるカバーは、その効果が半減してしま
うという問題点があった。Since the conventional method of manufacturing a semiconductor device is configured as described above, if an insulating oxide film is left so as not to form a silicide layer on a scribe line, a step after a wafer process is performed. The cover formed by the aluminum wiring layer at the boundary between the scribe line and the scribe line around the chip area is formed to prevent chipping of the chip due to cracks from the cut surface when cutting the silicon substrate along the scribe line. There was a problem that the effect was halved.
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、アルミ配線層の下にシリサイド
層を有する半導体装置において、前記アルミ配線層に腐
食が起こらないようにし、かつ、ウェハプロセス後の工
程で、シリコン基板をスクライブラインに沿って切断す
る時に生ずる切断面からのクラックによるチップの欠け
を防止するようにした半導体装置を得ることを目的とす
る。The present invention has been made to solve the above problems, and in a semiconductor device having a silicide layer below an aluminum wiring layer, prevents corrosion of the aluminum wiring layer, and An object of the present invention is to obtain a semiconductor device which prevents chipping of a chip due to cracks from a cut surface generated when a silicon substrate is cut along a scribe line in a step after a wafer process.
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体装置
は、基板表層に不純物拡散領域の設けられた半導体基板
上に絶縁膜を形成する工程と、前記不純物拡散領域に達
する孔を前記絶縁膜に形成する工程と、スクライブライ
ン領域上の前記絶縁膜を膜厚さ方向に除去し、薄膜化す
る工程と、前記孔の前記不純物拡散領域上、および薄膜
化された絶縁膜を含む前記絶縁膜上に金属シリサイド層
となる金属層を形成する工程と、前記金属層を金属シリ
サイド化し、前記孔の前記不純物拡散領域上に形成され
た金属シリサイド層部分以外の金属層を除去する工程
と、前記金属シリサイド層の形成された前記孔の内部、
および一部が薄膜化された前記絶縁膜上に導電性の金属
層を形成する工程と、該導電性の金属層をパタ−ニング
し、配線層を形成するとともに、前記絶縁層と前記薄膜
化された前記絶縁層との段差部分を被覆するカバ−を形
成する工程を含むことを特徴とするものである。 Engaging Ru semiconductor device of the present invention SUMMARY OF THE INVENTION A semiconductor substrate provided with the impurity diffusion region in the substrate surface layer
Forming an insulating film on top and reaching the impurity diffusion region
Forming a hole in the insulating film and a scribe line
The insulating film on the insulating region is removed in the thickness direction to reduce the thickness.
And the thin film on the impurity diffusion region of the hole
A metal silicide layer on the insulating film including a patterned insulating film
A step of forming a metal layer that becomes
Sided and formed on the impurity diffusion region of the hole
Of removing the metal layer other than the metal silicide layer
And inside the hole in which the metal silicide layer is formed,
And a conductive metal on the insulating film partially thinned
A step of forming a layer and patterning the conductive metal layer
Then, the wiring layer is formed, and the insulating layer and the thin film are formed.
A cover that covers the stepped portion with the insulating layer
It is characterized by including a step of forming .
【００１１】[0011]
【作用】本発明に係る半導体装置において、スクライブ
ライン領域上の絶縁膜を、レジスト膜をマスクとして薄
膜化し、絶縁膜と薄膜化された絶縁膜との段差部分を覆
うように金属層を設けたので、シリコン基板をスクライ
ブラインに沿って切断する際に生じる、切断面からのク
ラックによるチップの欠けを防止することができる。そ
の結果、半導体装置の歩留り、および信頼性の向上に著
しい効果がある。 また、スクライブライン領域上に絶縁
膜を残し、スクライブライン領域上に金属シリサイド層
が形成されないようにしたので、スクライブライン領域
上にアルミニウム層が形成されても、金属シリサイド−
アルミニウムの局部電池が形成されることはない。その
ため、スクライブライン領域上に形成されたアルミニウ
ム層の腐食を防止することができる。 In the semiconductor device according to the present invention, scribing
Thin the insulating film on the line area using the resist film as a mask.
A film is formed to cover the step portion between the insulating film and the thinned insulating film.
Since the metal layer is provided so that
When cutting along the brine, the
It is possible to prevent chips from chipping due to the rack. So
As a result, we have succeeded in improving the yield and reliability of semiconductor devices.
Has a positive effect. Also isolated on the scribe line area
The film is left and the metal silicide layer is formed on the scribe line area.
So that the scribe line area is not formed.
Even if an aluminum layer is formed on the metal silicide-
No aluminum local battery is formed. That
Therefore, the aluminum formed on the scribe line area
The corrosion of the aluminum layer can be prevented.
【００１２】[0012]
【実施例】以下、この発明の実施例を図について説明す
る。図１(a) 〜(g) はこの発明の一実施例による半導体
装置をその製造工程順に示す断面図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1A to 1G are sectional views showing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps thereof.
【００１３】まず、図１(a) において、シリコン基板１
上にｎ+ 拡散領域２、ｐ+ 拡散領域３及び絶縁酸化膜４
を形成する。次に、図１(b) に示すように、絶縁酸化膜
４全面にフォトレジストを塗布し、ｎ + 拡散領域２及び
ｐ + 拡散領域３が開口されるように、写真製版技術を用
いてパターニングを行い、絶縁酸化膜４上にフォトレジ
スト５を形成する。そして、このフォトレジスト５をマ
スクとして、ｎ+ 拡散領域２及びｐ+ 拡散領域３に達す
るように絶縁酸化膜４のエッチングを行い、電極窓形成
領域１００、１０１を形成する。この後、フォトレジス
ト５を除去し、図１(c) に示すように、絶縁酸化膜４全
面にフォトレジストを塗布し、写真製版技術を用いてパ
ターニングを行い、スクライブライン領域上１０２上の
フォトレジストを除去し、フォトレジスト６を形成す
る。このフォトレジト６をマスクとして、絶縁酸化膜４
のエッチングを行い、スクライブライン領域上１０２の
絶縁酸化膜４を薄膜化する。次にフォトレジスト６を除
去した後、図１(d) に示すように、表面全面に２０〜８
０ｎｍの白金層７をスパッタ法などにより形成する。First, in FIG. 1A , a silicon substrate 1
N + diffusion region 2 , p + diffusion region 3 and insulating oxide film 4 on top
To form Next, as shown in FIG. 1 (b), a photoresist is applied to the insulating oxide film 4 over the entire surface, n + diffusion regions 2 and
Photolithography technology is used so that the p + diffusion region 3 is opened .
There patterning is performed, photo cash register on the insulating oxide film 4
The strike 5 is formed. Then, using the photoresist 5 as a mask , the n + diffusion region 2 and the p + diffusion region 3 are reached.
So that the etched insulating oxide film 4, the electrode windows formed
Regions 100 and 101 are formed. After this, Photo Regis
5 is removed, and as shown in FIG. 1 (c), the entire insulating oxide film 4 is removed.
Apply photoresist to the surface and use the photoengraving technology to
Turned and on the scribe line area 102
Remove photoresist and form photoresist 6
You. Using this photoresist 6 as a mask, the insulating oxide film 4 is formed.
Of the scribe line area 102
The insulating oxide film 4 is thinned. After removing the photoresist 6, as shown in FIG. 1 (d), twenty to eight on the entire surface
The platinum layer 7 of 0 nm is formed by the sputtering method or the like.
【００１４】次に、３００〜７００℃の熱処理を施し
て、下地のシリコン基板１と白金層７を反応させて白金
シリサイド層８を形成し、その後王水ボイルにより図１
(e) に示すように白金層７を除去する。ここで、図１
(e) に示すようにスクライブライン部は、絶縁酸化膜４
を薄く残しているため白金シリサイド層８は形成されな
い。次に、表面全面に５００〜１０００ｎｍのアルミ配
線層９をスパッタ法などにより形成し、さらにフォトレ
ジスト１０を塗付し、図１(f) に示すように写真製版技
術によりフォトレジスト１０をパターニングする。この
際、チップ領域周囲のスクライブラインとの境界部にも
フォトレジストパターンを形成しておく。Next, a heat treatment is carried out at 300 to 700 ° C. to react the underlying silicon substrate 1 with the platinum layer 7 to form a platinum silicide layer 8, and thereafter, by aqua regia boiling.
The platinum layer 7 is removed as shown in (e). Here, FIG.
As shown in (e), the scribe line part has an insulating oxide film 4
, The platinum silicide layer 8 is not formed. Next, an aluminum wiring layer 9 having a thickness of 500 to 1000 nm is formed on the entire surface by a sputtering method or the like, a photoresist 10 is further applied, and the photoresist 10 is patterned by a photoengraving technique as shown in FIG. 1 (f). . At this time, a photoresist pattern is also formed on the boundary with the scribe line around the chip region.
【００１５】次に、図１(g) に示すように、パターニン
グしたフォトレジスト１０をマスクにしてアルミ配線層
９をエッチングする。ここで、アルミ配線層のエッチン
グは、一般には塩素系のガスを用いるドライエッチング
である。この工程において、スクライブライン上のアル
ミが除去されても、下地には薄い絶縁酸化膜４があり、
白金シリサイド層８が形成されていないため、白金粒子
が飛散してアルミ配線層９上に付着しアルミ腐触が発生
する現象は起こらない。また、チップ領域周囲のスクラ
イブラインとの境界部の段差部分にアルミ配線層による
カバーが形成されているので、ウェハプロセス後の工程
でシリコン基板１をスクライブラインに沿って切断する
時に生ずる切断面からのクラックによるチップの欠けを
防止することができる。次に、表面全面に５００〜１０
００ｎｍのプラズマ窒化膜からなる表面保護層１１をプ
ラズマＣＶＤ法により形成し、図２に示すように写真製
版技術によりパターニングして一連の工程が終了する。Next, as shown in FIG. 1G, the aluminum wiring layer 9 is etched using the patterned photoresist 10 as a mask. Here, the etching of the aluminum wiring layer is generally dry etching using a chlorine-based gas. In this step, even if the aluminum on the scribe line is removed, there is a thin insulating oxide film 4 on the base,
Since the platinum silicide layer 8 is not formed, the phenomenon that platinum particles scatter and adhere to the aluminum wiring layer 9 to cause aluminum corrosion does not occur. Further, since the aluminum wiring layer cover is formed in the step portion at the boundary with the scribe line around the chip region, from the cut surface generated when the silicon substrate 1 is cut along the scribe line in the step after the wafer process. It is possible to prevent chipping of the chip due to cracks. Next, 500 to 10 on the entire surface
A surface protective layer 11 made of a plasma nitride film having a thickness of 00 nm is formed by a plasma CVD method, and is patterned by a photolithography technique as shown in FIG. 2 to complete a series of steps.
【００１６】なお上記実施例では、白金シリサイド層８
の場合を示したが、他のシリサイド、例えばIV−Ａ，Ｖ
−Ａ，IV−Ａ族及びVIII族のシリサイドでも同様の効果
を奏する。また、上記実施例では、電極窓形成領域の絶
縁酸化膜４を除去する工程の後にスクライブライン部の
絶縁膜４を薄膜化する工程を設けた場合を示したが、そ
の順序を逆にしてもよい。さらに、上記実施例では一層
配線の場合を示したが、二層配線または多層配線に適用
できるのは言うまでもない。In the above embodiment, the platinum silicide layer 8 is used.
However, other silicide such as IV-A, V
Similar effects can be obtained with -A, IV-A, and VIII silicides. Further, in the above embodiment, the case where the step of thinning the insulating film 4 in the scribe line portion is provided after the step of removing the insulating oxide film 4 in the electrode window forming region is shown, but the order may be reversed. Good. Further, although the case of the single-layer wiring is shown in the above embodiment, it is needless to say that the present invention can be applied to the double-layer wiring or the multilayer wiring.
【００１７】[0017]
【発明の効果】以上のように、本発明に係る半導体装置
によれば、スクライブライン領域上の絶縁膜を、レジス
ト膜をマスクとして薄膜化し、絶縁膜と薄膜化された絶
縁膜との段差部分を覆うように金属層を設けたので、シ
リコン基板をスクライブラインに沿って切断する際に生
じる切断面からのクラックによるチップの欠けを防止す
ることができる結果、半導体装置の歩留り、および信頼
性の向上に著しい効果がある。 また、スクライブライン
領域上に金属シリサイド層が形成されないようにしたの
で、スクライブライン領域上にアルミニウム層が形成さ
れても、金属シリサイド−アルミニウムの局部電池が形
成されない結果、スクライブライン領域上に形成された
アルミニウム層の腐食を防止することができる。 As described above, according to the semiconductor device of the present invention, the insulating film on the scribe line region is provided with a resist.
The thin film is used as a mask to reduce the
Since the metal layer was provided so as to cover the step portion with the edge film,
Raw when cutting the recon board along the scribe line.
Prevents chipping of chips due to cracks from the cut surface
As a result, semiconductor device yield and reliability
It has a remarkable effect on improving the sex. Also, the scribe line
The metal silicide layer was not formed on the area
To form an aluminum layer on the scribe line area.
Metal silicide-aluminum local battery
Formed on the scribe line area as a result of not being formed
Corrosion of the aluminum layer can be prevented.
【図１】この発明の一実施例による半導体装置をその製
造工程順に示す断面図である。FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps thereof.
【図２】この発明の一実施例による半導体装置を示す断
面図である。FIG. 2 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図３】従来の半導体装置の製造方法を示す工程別断面
図である。3A to 3D are cross-sectional views for each step showing a conventional method for manufacturing a semiconductor device.
【図４】従来の半導体装置のスクライブライン部の絶縁
酸化膜を除去して白金シサイド層を形成した場合の断面
図である。FIG. 4 is a cross-sectional view showing a case where a platinum side layer is formed by removing an insulating oxide film in a scribe line portion of a conventional semiconductor device.
１ シリコン基板 ２ ｎ+ 拡散領域 ３ ｐ+ 拡散領域 ４ 絶縁酸化膜 ５ フォトレジスト ６ フォトレジスト ７ 白金層 ８ 白金シリサイド層 ９ アルミ配線層 １０ フォトレジスト １１ 表面保護層１００、１０１ 電極窓形成領域 １０２ スクライブライン領域上 1 Silicon Substrate 2 n + Diffusion Region 3 p + Diffusion Region 4 Insulating Oxide Film 5 Photoresist 6 Photoresist 7 Platinum Layer 8 Platinum Silicide Layer 9 Aluminum Wiring Layer 10 Photoresist 11 Surface Protection Layer 100, 101 Electrode Window Forming Region 102 Scribing On line area
Claims (1)
半導体基板上に絶縁膜を形成する工程と、 前記不純物拡散領域に達する孔を前記絶縁膜に形成する
工程と、 スクライブライン領域上の前記絶縁膜を膜厚さ方向に除
去し、薄膜化する工程と、 前記孔の前記不純物拡散領域上、および薄膜化された絶
縁膜を含む前記絶縁膜上に金属シリサイド層となる金属
層を形成する工程と、 前記金属層を金属シリサイド化し、前記孔の前記不純物
拡散領域上に形成された金属シリサイド層部分以外の金
属層を除去する工程と、 前記金属シリサイド層の形成された前記孔の内部、およ
び一部が薄膜化された前記絶縁膜上に導電性の金属層を
形成する工程と、 該導電性の金属層をパタ−ニングし、配線層を形成する
とともに、前記絶縁層と前記薄膜化された前記絶縁層と
の段差部分を被覆するカバ−を形成する工程を含む こと
を特徴とする半導体装置。1. An impurity diffusion region is provided on a surface layer of a substrate.
Forming an insulating film on a semiconductor substrate, and forming a hole reaching the impurity diffusion region in the insulating film
Process and removing the insulating film on the scribe line area in the thickness direction.
Removing the thin film, and removing the thin film on the impurity diffusion region of the hole and the thin film.
Metal to be a metal silicide layer on the insulating film including the edge film
Forming a layer, converting the metal layer into a metal silicide, and removing the impurities in the holes.
Gold other than the metal silicide layer portion formed on the diffusion region
A step of removing the metal layer, the inside of the hole where the metal silicide layer is formed, and
And a conductive metal layer on the partially thinned insulating film.
Forming step and patterning the conductive metal layer to form a wiring layer
Together with the insulating layer and the thinned insulating layer
A semiconductor device comprising a step of forming a cover for covering the step portion of the .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5397591A JP2686374B2 (en) | 1991-02-25 | 1991-02-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5397591A JP2686374B2 (en) | 1991-02-25 | 1991-02-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04269833A JPH04269833A (en) | 1992-09-25 |
| JP2686374B2 true JP2686374B2 (en) | 1997-12-08 |
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ID=12957647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5397591A Expired - Lifetime JP2686374B2 (en) | 1991-02-25 | 1991-02-25 | Semiconductor device |
Country Status (1)
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|---|---|
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Families Citing this family (2)
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|---|---|---|---|---|
| JPH06163688A (en) * | 1992-11-20 | 1994-06-10 | Nec Corp | Semiconductor integrated circuit device |
| JP2010135346A (en) * | 2007-03-15 | 2010-06-17 | Nec Corp | Semiconductor device, and method of manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178922A (en) * | 1988-12-29 | 1990-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1991
- 1991-02-25 JP JP5397591A patent/JP2686374B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04269833A (en) | 1992-09-25 |
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