JP2706363B2

JP2706363B2 - 半導体記憶装置

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Publication number: JP2706363B2
Application number: JP2244564A
Authority: JP
Inventors: 佳似太田; 和明落合
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-12-22
Filing date: 1990-09-14
Publication date: 1998-01-28
Anticipated expiration: 2013-01-28
Also published as: JPH04181600A

Description

【発明の詳細な説明】〈産業上の利用分野〉この発明は半導体記憶装置に関し、特に動作テストを
高速に行うことができる半導体記憶装置に関する。

〈従来の技術〉近年の半導体記憶装置の進歩は著しいものがあり、RA
M（ランダム・アクセス・メモリ）、ROM（リード・オン
リ・メモリ）その他のメモリとも、３年に４倍づつ集積
度を着実に増してきている。それにつれて、デバイスの
動作テストに要する時間も増大しており、製造側の出荷
検査やユーザー側の受け入れ検査を効率的に行うため、
より高速なテストモードの確立が求められている。

従来、このような状況の下、動作テストを高速に行う
ために、たとえばDRAM（ダイナミック・ランダム・アク
セス・メモリ）では、複数のビット線を並列にテストす
るいわゆる並列テストモードが採用されている。この並
列テストモードは、複数のビットに同時に同一のデータ
を書き込み、読み出し時にそのデータを比較して１つで
も違うデータがあると不良であると判定するようになっ
ている。

〈発明が解決しようとする課題〉しかしながら、従来の並列テストモードは、およそ1M
×1DRAMのテスト時間を越えないようにしているのが実
状である。

そこで、この発明の目的は、１行分（実用的にはおよ
そ1024ビットもしくは2048ビット）を並列にテストで
き、したがって動作テストを高速に行うことができる半
導体記憶装置を提供することにある。

〈課題を解決するための手段〉上記目的を達成するために、この発明の半導体記憶装
置は、相補に動作する各一対のビット線を介して複数の
メモリセルに並行に同一のデータを書き込み読み出し可
能な半導体記憶装置であって、特定なメモリセルに書き
込まれたデータを表わす期待値信号をこのメモリセルに
つながるビット線を介して出力するラインデータ記憶回
路と、上記特定なメモリセルへの書き込みデータに基づ
く信号、又は上記ラインデータ記憶回路からの上記期待
値信号を、その入力信号として受けて、該入力信号のレ
ベルの高低に応じて、上記メモリセル以外の他のメモリ
セルの一対のビット線のうち一方または他方のビット線
を選択するビット線選択回路と、選択ビット線に対して
予め設定された所定電位を与える電位供給回路と、上記
特定なメモリセルへの書き込みデータに基づく信号に基
づく上記ビット線選択回路によるビット線の選択と、上
記電位供給回路による所定電位の供給により、上記特定
なメモリセルと並行して上記他のメモリセルに書き込ま
れた、上記期待値信号と同一のデータを表わすべき出力
信号を、上記期待値信号が高レベルのとき上記ビット線
選択回路によって選択された一方のビット線を介して検
出する一方、上記期待値信号が低レベルのとき上記ビッ
ト線選択回路によって選択された他方のビット線を介し
て検出して、この検出した出力信号のレベルに応じて上
記出力信号と上記期待値信号との一致または不一致を表
わす信号を出力する出力判定回路を備えたことを特徴と
している。

〈作用〉特定のメモリセルに書き込まれたデータが論理レベル
“1"の場合、ラインデータ記憶回路が出力する期待値信
号は高レベルとなる。このとき、出力判定回路は、他の
メモリセルに書き込まれた上記データと同一のデータを
表わすべき出力信号をビット線選択回路によって選択さ
れた一方のビット線を介して検出する。上記一方のビッ
ト線は、上記出力信号を表わす高低いずれかのレベルと
なっている。出力判定回路は、検出したレベルが高低い
ずれのレベルであるかに応じて、上記出力信号と上記期
待値信号との一致または不一致を表わす信号を出力す
る。例えば、上記他のメモリセルの読み出しが正常に行
われたとき上記一方のビット線が低レベルになる場合、
検出したレベルが低レベルであるとき一致を表わす信号
を出力する一方、検出したレベルが高レベルであるとき
不一致を表わす信号を出力するようにしておく。

一方、特定のメモリセルに書き込まれたデータが論理
レベル“0"の場合、ラインデータ記憶回路が出力する期
待値信号は低レベルとなる。このとき出力判定回路は、
他のメモリセルに書き込まれた上記データと同一のデー
タを表わすべき出力信号を、ビット線選択回路によって
選択された他方のビット線を介して検出する。先の例に
対応させて説明すると、上記他のメモリセルの読み出し
が正常に行われると、上記出力信号が反転していること
から、上記他方のビット線は低レベルとなる。ここで、
出力判定回路は、検出したレベルが低レベルであるとき
一致を表わす信号を出力する一方、検出したレベルが高
レベルであるとき不一致を表わす信号を出力するように
なっている。したがって、上記出力判定回路は、上記他
のメモリセルの読み出しが正常に行われたとき一致を表
わす信号を出力する一方、読み出しが誤りであったとき
不一致を表わす信号を出力する。このように、上記出力
判定回路は、上記特定のメモリセルおよび上記他のメモ
リセルに同時に書き込まれた同一データが論理レベル
“0",“1"のいずれの場合であっても、上記他のメモリ
セルの読み出しが正常に行われたとき一致を表わす信号
を出力し、上記他のメモリセルの読み出しが誤りであっ
たとき不一致を表わす信号を出力する。

１行分のメモリセルは一般に１本のワード線によって
同時に選択することができる。したがって、上記ビット
線選択回路に１行分のメモリセルの各一対のビット線の
うちの一方または他方を並列に同時に選択させると共
に、上記出力判定回路を各メモリセルごとに同時に動作
させることによって、上記１行分のメモリセルが同時に
テスト可能となる。したがって、動作テストが高速に行
われる。

〈実施例〉以下、この発明の半導体記憶装置を実施例により詳細
に説明する。

第１図はこの発明の一実施例のDRAMを示している。こ
のDRAMは、ラインデータ記憶回路１と、ビット線選択回
路２と、出力判定回路３を備えている。４はメモリセル
アレイを示し、５はセンスアンプ51,52,…からなるセン
スアンプアレイを示している。メモリセルアレイ４は１
本のワード線WLによって同時に選択される１行分のメモ
リセル41,42,…を有している。メモリセル41,42は相補
に動作する各一対のビット線B,B＃;BL,BL＃を介してデ
ータの書き込み、読み出しが行われる。なお、メモリセ
ル41,42に実際に接続されているのは上記各一対のビッ
ト線のうちビット線B,BLのみである。センスアンプアレ
イ５のセンスアンプ51,52はそれぞれ上記ビット線B,B＃
間;BL,BL＃間の電圧を増幅する。ラインデータ記憶回路
１は、信号φ11により制御されるNMOSトランジスタ11
と、逆並列接続されたインバータ12および13と、信号φ
12により同時に制御されるNMOSトランジスタ14および15
を備えている。そして、入力信号DINで表わされるデー
タをビット線B,B＃を介してメモリセル41に書き込むと
共に、上記入力信号DINを反転させた信号DIN＃を上記ビ
ット線選択回路２へ出力することができる。また、メモ
リセル41に書き込まれたデータを期待値信号Ｅとして読
み出し、この信号Ｅを反転させて信号Ｅ＃となして、上
記ビット線選択回路２へ出力することができる。ビット
線選択回路２は、信号φ21を受けるアンド回路21および
22と、このアンド回路21,22の入力端子間に接続された
インバータ23を備えている。そして、上記ラインデータ
記憶回路１からの信号DIN＃または期待値信号Ｅ＃を受
けて、各信号DIN＃,E＃のレベルの高低に応じて、上記
メモリセル42のビット線BLまたはBL＃を選択する一対の
選択信号ＳおよびＳ＃を出力する。出力判定回路３は、
電源と出力線DOUTとの間に接続され信号φ32によりオン
オフ制御されるPMOSトランジスタ32と、出力線DOUTとグ
ランドとの間に接続されたNMOSトランジスタ35を備えて
いる。NMOSトランジスタ35のゲートはNMOSトランジスタ
33,34を介してビット線BL,BL＃に並列に接続されてい
る。上記NMOSトランジスタ33,34は、それぞれ上記ビッ
ト線選択回路２からの選択信号S,S＃により制御され
る。また、この出力判定回路３は、上記NMOSトランジス
タ35のゲートとグランドとの間に接続され信号φ31によ
り制御されるNMOSトランジスタ31を備えている。

このDRAMは、第２図に示す動作タイミングに基づいて
次のように動作する。なお、第２図中破線は書き込み動
作のタイミング，実線は読み出し動作のタイミングをそ
れぞれ示している。

まず、書き込み動作について説明する。

プリチャージ状態（第２図に示す動作タイミングにお
ける左端の状態）では信号φ21が低（Ｌ）レベルであ
り、ビット線選択回路２のアンド回路21,22の出力はい
ずれもＬレベル、したがって、出力判定回路３のNMOSト
ランジスタ33,34はいずれも非導通状態となっている。
また、信号φ31は高（Ｈ）レベル、信号φ32はＬレベル
になっている。

書き込み動作に入ると、入力信号DINには、入力デー
タに対応してＨまたはＬレベルが与えられる。そして、
信号φ11が立ち上がって、ラインデータ記憶回路１のNM
OSトランジスタ11が導通状態となり、上記入力信号DIN
はインバータ12および13によってラッチされる。その
後、信号φ21がＨ状態に立ち上がると、入力信号DINが
ＨレベルすなわちDIN＃がＬレベルの場合、選択信号S,S
＃はそれぞれＬレベル,Hレベルとなる。したがって、NM
OSトランジスタ34が導通状態となって、ビット線BL＃が
GNDレベルへ引き落とされる。一方、NMOSトランジスタ3
3は非導通状態であるため、ビット線BLは元のプリチャ
ージ状態のレベル（通常1/2Vccのレベルが用いられる）
のままとなっている。これに対して、入力信号DINがＬ
レベルすなわち信号DIN＃がＨレベルの場合、選択信号
S,S＃はそれぞれＨレベル,Lレベルとなる。したがっ
て、NMOSトランジスタ33が導通状態となってビット線BL
がGNDレベルに引き落とされる。一方、NMOSトランジス
タ34は非導通状態であるため、ビット線BL＃は元のプリ
チャージ状態のレベルのままとなっている。

このようなメモリセル42側の動作と並行して、メモリ
セル41側では信号φ12が立ち上げられ、ラインデータ記
憶回路１のNMOSトランジスタ14,15が導通状態となり、
入力データがビット線B,B＃に書き込まれる。なお、入
力振動DINがＨレベルの場合、ビット線B,B＃はそれぞれ
Ｈレベル,Lレベルとなり、入力信号DINがＬレベルの場
合、上記ビット線B,B＃はそれぞれＬレベル,Hレベルと
なる。ワード線WLが立ち上げられた後、センスアンプア
レイ５のセンスアンプ51,52が駆動されて、ビット線対
B,B＃；ビット線対BL,BL＃のレベルはメモリセル41,42
に書き込まれるのに十分なレベルにまで増幅される。最
後にワード線WLを立ち下げられ、メモリセル41,42への
書き込み動作が終了する。このようにして、各一対のビ
ット線B,B＃;BL,BL＃を介してメモリセル41,42,…に同
一のデータが同時に書き込まれる。

次に、読み出し動作および判定動作について説明す
る。

読み出し動作に入ると、第２図に示すように、ワード
線WLが立ち上げられ、センスアンプ51,52が駆動され
て、メモリセル41,42に書き込まれたデータがビット線
対B,B＃；ビット線対BL,BL＃にそれぞれ読み出される。
さらに、信号φ12が立ち上げられて、メモリセル41に書
き込まれたデータを表わす期待値信号Ｅがこれを反転さ
せた信号Ｅ＃としてビット線選択回路２へ出力される。
そして、判定動作に入るとき、信号φ31がＬレベル、信
号φ32がＨレベルになった後、信号φ21が立ち上げられ
る。

ここで、メモリセル41に書き込まれた入力データが論
理“1"の場合、期待値信号ＥがＨレベルすなわち信号Ｅ
＃がＬレベルとなる。このとき、選択信号S,S＃はそれ
ぞれＬレベル,Hレベルとなる。したがって、出力判定回
路３のNMOSトランジスタ34が導通し、ビット線BL＃のレ
ベルがNMOSトランジスタ35のゲートに入力される。も
し、メモリセル42の読み出しが正常に行われたとすれ
ば、データ線BL＃はＬレベルとなっているはずである。
データ線BL＃がＬレベルのとき、NMOSトランジスタ35は
ゲートにＬレベルが与えられることになり、非導通のま
まとなる。したがって、出力線DOUTには一致を表わすＨ
レベルが出力される。これに対して、メモリセル42の読
み出しが誤まりであったときは、データ線BL＃はＨレベ
ルとなっている。したがって、NMOSトランジスタ35は導
通して、出力線DOUTには不一致を表わすＬレベルが出力
される。

一方、メモリセル41に書き込まれたデータが論理“0"
の場合、期待値信号ＥがＬレベルすなわち信号Ｅ＃がＨ
レベルとなる。このとき、選択信号S,S＃はそれぞれＨ
レベル,Lレベルとなる。したがって、出力判定回路３の
NMOSトランジスタ33が導通し、ビット線BLのレベルがNM
OSトランジスタ35のゲートに入力される。もし、メモリ
セル42の読み出しが正常に行われたとすれば、データ線
BLはＬレベルとなっているはずである。データ線BLがＬ
レベルのとき、NMOSトランジスタ35はゲートにＬレベル
が与えられることになり、非導通のままとなる。したが
って、出力線DOUTには一致を表わすＨレベルが出力され
る。これに対して、メモリセル42の読み出しが誤まりで
あったときは、データ線BLはＨレベルとなっている。NM
OSトランジスタ35は導通して、出力線DOUTには不一致を
表わすＬレベルが出力される。

このようにして、このDRAMは、メモリセル41,42に同
時に書き込まれた同一入力データが論理レベル“0",
“1"のいずれの場合であっても、上記メモリセル42の読
み出しが正常に行われたとき一致を表わす信号を出力
し、上記メモリセル42の読み出しが誤まりであったとき
不一致を表わす信号を出力する。そして、上記ワード線
WLによって同時に選択される図示しない他のメモリセル
ごとに出力判定回路３のNMOSトランジスタ33,34および3
5を設けて同時に動作させることによって、１行分のメ
モリセルを同時にテストすることができる。したがっ
て、動作テストを高速に行うことができる。

なお、上記メモリセル41,42は、相補に動作する各一
対のビット線B,B＃;BL,BL＃のうちそれぞれ一方のビッ
ト線B,BLのみと接続されているものとした。例えば、第
３図に示すように、メモリセルＭが直列接続されたMOS
トランジスタとキャパシタとで構成され、かつキャパシ
タの一方の端子にセルプレート電圧が印加される場合が
これに相当する。しかしながら、この発明はこれに限ら
れるものではなく、第４図または第５図に示すように、
ビット線BL,BL＃の双方に接続されている場合（米国特
許（US）4792922号）にも適用できる。

次に、本発明の第２の実施例について説明する。

第６図は、第２の実施例のDRAMのテスト回路を示し、
第７図は上記テスト回路に入力される制御信号φ₁、φ₂
およびφ₃の入力波形を示している。

第６図において、101は第１図に示したラインデータ
記憶回路１に相当する期待値発生回路、102は同様に第
１図に示したビット線選択回路２に相当するデータ信号
選択回路を示している。また、103〜108はインバータ、
109はＰ型MOSトランジスタ、110〜114はＮ型MOSトラン
ジスタ、115,116はNAND（否定論理和）ゲートを示して
いる。出力判定回路は、トランジスタ12〜14からなる第
１のスイッチSW₁と、トランジスタ11からなる第２のス
イッチSW₂とで構成されている。また、トランジスタ109
および110は、出力信号線Ｓに期待値を一時的に保持さ
せるスイッチSW₃を構成している。

このテスト回路は、期待値発生回路101より出力され
る期待値とデータ線Ｄのレベルとが同じであるかどうか
の確認を次のようにして行う。なお、ここでは期待値を
VCC又はGNDの２値とする。また、データ線Ｄおよびに
は、必ず互いに逆相のデータが入力される。この一方の
データは、ひとつのビット端子から出力される信号を図
示しないインバータに入力して得られ、他方のデータは
上記ビット端子より直接得られる。

まず、第７図に示すように信号φ₁を立ち下げて
（ｔ₁）、データ線選択回路102を通してＮ型MOSトラン
ジスタ113および114をオフする。次に信号φ₂を立ち下
げて（ｔ₂）、インバータ108を通してトランジスタ112
をオンし、Ｎ型MOSトランジスタ111のゲートにつながる
ノードをディスチャージする。これにより、Ｎ型MOSト
ランジスタ111をオフする。さらに信号φ₃を立ち下げて
（ｔ₃）、Ｐ型MOSトランジスタ109およびＮ型MOSトラン
ジスタ110をオンし、出力信号線Ｓに期待値を与える。

期待値とデータ線Ｄのレベルとの比較を行うには、ま
ず信号φ₂およびφ₃を立ち上げ（ｔ₄）、トランジスタ1
09、110および112をオフする。次にφ₁を立ち上げ
（ｔ₅）、データ線選択回路102をイネーブル状態、すな
わち期待値を受けて動作できる状態にする。

期待値がVCCの時には、データ線選択回路２を通して
トランジスタ113がオンされ、データ線の出力がＮ型
トランジスタ111のゲートに入力される。ここで、もし
期待値とデータ線Ｄのレベルが一致したとすると、デー
タ線のレベルはGNDとなっているから、Ｎ型トランジ
スタ111はオフのままであり、出力信号線Ｓには期待値
がそのまま出力される。逆に、期待値とデータ線Ｄのレ
ベルが不一致であれば、データ線はVCCとなっている
から、Ｎ型トランジスタ111はオンされ、出力信号線Ｓ
はフェイル信号線のレベルに書き変えられて、この結
果、出力信号線Ｓには期待値と逆相のデータが出力され
る。

一方、期待値がGNDの時には、データ線選択回路102を
通してトランジスタ114がオンされ、データ線Ｄのレベ
ルがＮ型トランジスタ111のゲートに出力される。ここ
で、もし期待値とデータ線Ｄの出力が一致したとする
と、データ線Ｄの出力はGNDとなっているから、Ｎ型ト
ランジスタ111はオフのままであり、出力信号線Ｓには
期待値がそのまま出力される。逆に、期待値とデータ線
Ｄのレベルが不一致であれば、データ線ＤはVCCである
ため、Ｎ型トランジスタ111はオンされ、出力信号線Ｓ
はフェイル信号線のレベルに書き変えられ、この結
果、出力信号線Ｓには期待値と逆相のデータが出力され
る。

以上述べたように、期待値とデータ線の出力が一致す
れば、トランジスタ111はオフで出力信号線Ｓには期待
値が出力される。また、期待値とデータ線の出力が不一
致であれば、トランジスタ111はオンし、この結果出力
信号線Ｓにはフェイル信号線のレベルすなわち期待値
と逆相のデータが出力される。

この回路は、データ線選択回路102からのデータ選択
信号及び出力信号線S,フェイル信号線を複数のデータ
線対で共用させることもできる。これを例えば半導体記
憶装置（DRAM,SRAM,ROMなど）に用いると、複数のデー
タ線D,に出力されたデータを一度に判定できるので、
デバイスのテスト時間を短縮することができる。また、
全てのビットのデータが誤っていても誤りであることを
検出することができる。また、EXOR（排他的論理和）等
の複雑な回路構成を使わずに済ませることができる。

なお、Ｎ型MOSトランジスタ111〜114の代わりにＰ型M
OSやMOSを用いることもでき、また、第１のスイッチSW₁
を例えば第８図に示すような論理回路に置き変えてもよ
い。

次に、１行分の書き込みを同時に行うための回路構成
について説明する。

第９図は、DRAMにおける１行パラレル書き込み回路の
構成を示している。第９図において、201は書き込み制
御回路、202は書き込み回路、203はセンスアンプ、204
は記憶素子をそれぞれ示している。第１図には書き込み
回路202、センスアンプ203、記憶素子204及びビット線
対BL,BL＃等で構成される回路を１組しか示してない
が、このような回路が、書き込み制御回路201の出力線O
UT1,OUT2及びワード線WLに対して複数個並列に接続され
ている。なお、211はインバータ、212及び213はAND（論
理積）ゲート、21及び22はNMOSトランジスタである。

プリチャージ状態では書き込み制御信号φｐが“L"レ
ベルであり、ANDゲート212,213の出力はいずれも“L"レ
ベルとなる。従って、NMOSトランジスタ221,222はいず
れも非導通状態となっている。

書き込み動作に入ると、入力信号DINには入力データ
に対応した“H"レベルまたは“L"レベルが与えられる。
その後、制御信号φｐが“H"レベルに立ち上がると、入
力信号DINが“H"レベルであればNMOSトランジスタ222が
導通状態となって、ビット線BL＃がGNDレベルへ引き落
とされる。一方、入力信号DINが“L"レベルであればNMO
Sトランジスタ221が導通状態となって、ビット線BLがGN
Dレベルに引き落とされる。いずれの場合も、引き落と
されなかったビット線は、元のプリチャージ状態のレベ
ル（通常1/2Vccレベルが用いられる）に保持される。

次に、ワード線WLを立ち上げた後、センスアンプ203
を動作させ、ビット線対BL,BL＃のレベルを記憶素子204
に書き込むのに十分なレベルに増幅して書き込みを行な
う。最後にワード線WLを立ち下げ、記憶素子204への書
き込み動作を終了する。

以上の動作により、ワード線WLに接続されている複数
の記憶素子204,204…は、共通の書き込み制御回路201の
出力に応じて同時に、すなわちパラレルに書き込みが行
なわれる。

なお、第10図に示すように、書き込み回路202にPMOS
トランジスタ223,224を追加して、ビット線の一方をGND
レベル、他方をVccレベルにするようにしてもよい。ま
た書き込み制御回路201のANDゲート212,213をOR（論理
和）ゲートに変更して、制御信号φｐの“H"または“L"
のレベル設定を逆にしても良い。さらに、書き込み回路
202のNMOSトランジスタ221,222の代わりにPMOSトランジ
スタを使用して、ビット線BL,BL＃のレベルをGNDからVc
cにしたりするなど、回路構成を適宜変更しても良い。

〈発明の効果〉以上より明らかなように、この発明の半導体記憶装置
は、特定なメモリセルに書き込まれたデータを表わす期
待値信号をこのメモリセルにつながるビット線を介して
出力するラインデータ記憶回路と、上記特定なメモリセ
ルへの書き込みデータに基づく信号、又は上記ラインデ
ータ記憶回路からの上記期待値信号を、その入力信号と
して受けて、該入力信号のレベルの高低に応じて、上記
メモリセル以外の他のメモリセルの一対のビット線のう
ち一方または他方のビット線を選択するビット線選択回
路と、選択ビット線に対して予め設定された所定電位を
与える電位供給回路と、上記特定なメモリセルへの書き
込みデータに基づく信号に基づく上記ビット線選択回路
によるビット線の選択と、上記電位供給回路による所定
電位の供給により、上記特定なメモリセルと並行して上
記他のメモリセルに書き込まれた、上記期待値信号と同
一のデータを表わすべき出力信号を、上記期待値信号が
高レベルのとき上記ビット線選択回路によって選択され
た一方のビット線を介して検出する一方、上記期待値信
号が低レベルのとき上記ビット線選択回路によって選択
された他方のビット線を介して検出して、この検出した
出力信号のレベルに応じて上記出力信号と上記期待値信
号との一致または不一致を表わす信号を出力する出力判
定回路を備えているので、１行分を並列にテストでき、
したがって、動作テストを高速に行うことができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の第１の一実施例の
DRAMを示す図、第２図は上記DRAMの動作タイミングを示
す図、第３図，第４図，第５図はそれぞれメモリセルが
ビット線に接続される状態を示す図、第６図はこの発明
の第２の実施例のDRAMのテスト回路を示す図、第７図は
上記テスト回路の動作タイミングを示す図、第８図は上
記テスト回路の一部を変形した例を示す図、第９図，第
10図はそれぞれ１行パラレル書き込み回路を示す図であ
る。１……ラインデータ記憶回路、２……ビット線選択回
路、３……出力判定回路、４……メモリセルアレイ、５
……センスアンプアレイ、41,42……メモリセル、51,52
……センスアンプ、101……期待値発生回路、102……デ
ータ信号選択回路、103〜108……インバータ、109……
Ｐ型MOSトランジスタ、110〜114……Ｎ型MOSトランジス
タ、115,116……NANDゲート、B,B＃,BL,BL＃……ビット
線、Ｓ……出力信号線、……フェイル信号線、WL……
ワード線。

Claims

(57)【特許請求の範囲】

【請求項１】相補に動作する各一対のビット線を介して
複数のメモリセルに並行に同一のデータを書き込み読み
出し可能な半導体記憶装置であって、特定なメモリセルに書き込まれたデータを表わす期待値
信号をこのメモリセルにつながるビット線を介して出力
するラインデータ記憶回路と、上記特定なメモリセルへの書き込みデータに基づく信
号、又は上記ラインデータ記憶回路からの上記期待値信
号を、その入力信号として受けて、該入力信号のレベル
の高低に応じて、上記メモリセル以外の他のメモリセル
の一対のビット線のうち一方または他方のビット線を選
択するビット線選択回路と、選択ビット線に対して予め設定された所定電位を与える
電位供給回路と、上記特定なメモリセルへの書き込みデータに基づく信号
に基づく上記ビット線選択回路によるビット線の選択
と、上記電位供給回路による所定電位の供給により、上
記特定なメモリセルと並行して上記他のメモリセルに書
き込まれた、上記期待値信号と同一のデータを表わすべ
き出力信号を、上記期待値信号が高レベルのとき上記ビ
ット線選択回路によって選択された一方のビット線を介
して検出する一方、上記期待値信号が低レベルのとき上
記ビット線選択回路によって選択された他方のビット線
を介して検出して、この検出した出力信号のレベルに応
じて上記出力信号と上記期待値信号との一致または不一
致を表わす信号を出力する出力判定回路を備えたことを
特徴とする半導体記憶装置。