JP2708575B2 - Wiring pattern formation processing method - Google Patents
Wiring pattern formation processing methodInfo
- Publication number
- JP2708575B2 JP2708575B2 JP1288145A JP28814589A JP2708575B2 JP 2708575 B2 JP2708575 B2 JP 2708575B2 JP 1288145 A JP1288145 A JP 1288145A JP 28814589 A JP28814589 A JP 28814589A JP 2708575 B2 JP2708575 B2 JP 2708575B2
- Authority
- JP
- Japan
- Prior art keywords
- trace
- wiring pattern
- display
- wiring
- traces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔概要〕 ランド間に配線パターンを位置づけてゆくプリント板
配線処理システムにおいて，局部的な拡大表示を行いつ
つ処理を行う配線パターン形成処理方法に関し， 全体により近いプリント板画像をディスプレイ上に表
示しておいても，空トレースを探し出すことが容易にな
るようにすることを目的とし， 配線処理対応部内に，トレース相互の間の間隔を局部
的に拡大表示を行い得る局部拡大表示機構をもうけ，局
部的な拡大表示を行って配線パターンを位置づける構成
とする。DETAILED DESCRIPTION OF THE INVENTION [Overview] In a printed circuit board wiring processing system in which a wiring pattern is positioned between lands, a wiring pattern forming processing method for performing processing while performing a locally enlarged display is provided. For the purpose of facilitating the search for empty traces even when the trace is displayed on the display, a localization that can locally enlarge and display the interval between traces in the wiring processing corresponding section An enlarged display mechanism is provided to perform local enlarged display to position the wiring pattern.
本発明は，ランド間に配線パターンを位置づけゆくプ
リント板配線処理システムにおいて，局部的な拡大表示
を行いつつ処理を行う配線パターン形成処理方法に関す
る。The present invention relates to a wiring pattern formation processing method for performing processing while performing local enlarged display in a printed circuit board wiring processing system in which a wiring pattern is positioned between lands.
プリント板の配線パターンを位置づけてゆくに当って
は，ディスプレイ上に可能な範囲で，全体により近いプ
リント板画像を表示しておいて，空トレースを探し配線
パターンを位置づけることが望まれる。In positioning the wiring pattern of the printed circuit board, it is desirable to display a printed circuit board image closer to the whole as much as possible on the display, search for an empty trace, and position the wiring pattern.
第５図はプリント板配線パターン位置づけ処理を説明
する説明図である。プリント板１上に配線パターンを位
置づけてゆく処理に当たっては，図示の如く，プリント
板１のいわば一部についてのプリント板画像がディスプ
レイ２の画面上に表示され，当該表示を調べつつ空トレ
ースを見付けては所望する配線パターンを位置づけてゆ
く。言うまでもなく自動配線処理が行われるが，自動的
に配線できなかったものについて，上記処理が行われ
る。FIG. 5 is an explanatory diagram for explaining a printed circuit board wiring pattern positioning process. In the process of positioning the wiring pattern on the printed board 1, a printed board image of a so-called part of the printed board 1 is displayed on the screen of the display 2 as shown in FIG. In this case, a desired wiring pattern is positioned. Needless to say, automatic wiring processing is performed, but the above processing is performed for a wiring that cannot be automatically wired.
図中の表示部分３を示したものが，図示配線表示３′
であり，ランド５やVIA6が格子交点上に予め位置づけら
れており，その間に用意されているトレース上に配線パ
ターン７を位置づけてゆくようにされる。なおトレース
は,2つの格子交点の間を例えば８個に分けて，トレース
ｙ0，トレースｙ1，…，トレースｙ7（なおｙiについて
は後述する）が用意されている。The display portion 3 in the figure is the wiring display 3 'shown in the figure.
The lands 5 and VIA 6 are positioned in advance on the grid intersections, and the wiring pattern 7 is positioned on the traces prepared between them. The traces are divided into, for example, eight between the two grid intersections, and traces y 0 , traces y 1 ,..., And traces y 7 (y i will be described later) are prepared.
ディスプレイ２上の画面は，例えば（640ないし128
0）ドット×（400ないし1024）ドットの大きさをそなえ
ており，図中の表示部分４についてのドットを拡大表示
して示したものが，図示拡大表示４′である。ディスプ
レイ２の画面上で位置づける配線パターン７の位置を識
別できる最小レベルは，図示のドット８である。The screen on the display 2 is, for example, (640 to 128
0) dots × (400 to 1024) dots, and the enlarged display of the dots of the display portion 4 in the figure is the illustrated enlarged display 4 ′. The minimum level at which the position of the wiring pattern 7 positioned on the screen of the display 2 can be identified is the dot 8 shown.
第６図（Ａ）（Ｂ）は実際のプリント板配線パターン
とディスプレイ上のプリント板画像との対応を説明する
図である。第６図（Ａ）は実際のプリント板配線パター
ンに対応し，第６図（Ｂ）はプリント板画像に対応して
いる。図中の符号５−ｉはランド,9は格子,10はトレー
スを表わしている。FIGS. 6A and 6B are diagrams for explaining the correspondence between the actual printed board wiring pattern and the printed board image on the display. FIG. 6A corresponds to an actual printed board wiring pattern, and FIG. 6B corresponds to a printed board image. In the figure, reference numeral 5-i denotes a land, 9 denotes a lattice, and 10 denotes a trace.
ランド間に配線パターンを位置づけることを許すトレ
ース10が複数個（Ｘ方向およびＹ方向に夫々）用意され
るが，プリント板配線パターンにおいては，第６図
（Ｂ）図示の如く，格子９の間を等間隔に８等分して，
トレースｙ0,y1,y2，…,y7が与えられる。A plurality of traces 10 (each in the X direction and the Y direction) that allow the wiring pattern to be positioned between the lands are prepared, but in the printed circuit board wiring pattern, as shown in FIG. Into eight equal intervals,
Traces y 0 , y 1 , y 2 ,..., Y 7 are provided.
しかし，これは，ディスプレイ画面上のプリント板配
線パターンを見易くするために行われるものであり，実
際のプリント板配線パターンにおいては，図示のトレー
スｙ3,y4,Y5について相互の間隔ｂを詰め，格子９から
の距離（立上り長）ａを大にしている。即ち，図におい
て， ａ＞ａ′;b＜ｂ′ となるようにされている。However, this is done to make it easier to see the printed circuit board wiring pattern on the display screen. In the actual printed circuit board wiring pattern, the distance b between the traces y 3 , y 4 , and Y 5 shown in FIG. The distance (rise length) a from the grid 9 is increased. That is, in the drawing, a> a '; b <b'.
従来から上述の如く，プリント板配線パターンをディ
スプレイ２上に表示しておき，空トレースを見付けて配
線パターンを位置づけて行くが，一般に配線パターン７
の線長は大であることから，可能な限ぎり，プリント板
配線パターンの全体により近い画像をディスプレイ２の
画面上に表示しておいて，上記位置づけを行うことが望
まれる。Conventionally, as described above, a printed circuit board wiring pattern is displayed on the display 2 and an empty trace is located to position the wiring pattern.
Is large, it is desirable to display the image closer to the entire printed circuit board wiring pattern on the screen of the display 2 as much as possible, and to perform the above positioning.
しかし，ディスプレイ２の画面上に表示される画像
が，プリント板配線パターンの全体により近くなるにつ
れて，上記ランド５の間の間隔がより狭いものとなって
しまう。即ち，例えば第６図（Ｂ）図示のトレースｙ3,
y4,y5に対応して，後述する如く配線パターンが位置づ
けられてゆくものであるが，仮にトレースｙ3とトレー
スｙ5とに先に配線パターンが位置づけられて表示され
ているとすると，上記より全体に近い画像においては，
トレースｙ4が空トレースであるか否かを目視で識別す
ることが困難となる。However, as the image displayed on the screen of the display 2 becomes closer to the entire printed circuit board wiring pattern, the space between the lands 5 becomes narrower. That is, for example, the trace y 3 , shown in FIG.
If in response to y 4, y 5, but in which Yuku positioned is as wiring patterns to be described later, if a wiring pattern previously and trace y 3 and the trace y 5 are displayed positioned, For images closer to the whole than above,
Trace y 4 becomes difficult to identify visually whether an empty trace.
ディスプレイ２の画面上で位置を識別できる最小レベ
ルは，第５図図示の表示４′において示した如く，ドッ
ト８である。しかし，当該ドット８に対応して，当該ド
ットを発光するようにして配線パターン７を表示するよ
うにしたとしても，眼でみえる発光の大きさは上記ドッ
ト８の大きさにくらべて大となり，上述の如く，例えば
トレースｙ4が空トレースか否か識別できなくなる。The minimum level at which the position can be identified on the screen of the display 2 is the dot 8 as shown in the display 4 'in FIG. However, even if the wiring pattern 7 is displayed in such a manner that the dot 8 emits light corresponding to the dot 8, the size of the light emission that can be seen by the eyes becomes larger than the size of the dot 8, as described above, for example, trace y 4 can not be identified whether empty trace.
本発明は，全体により近いプリント板画像をディスプ
レイ上に表示しておいても，空トレースを探し出すこと
が容易になるようにすることを目的としている。An object of the present invention is to make it easy to find an empty trace even when a printed board image closer to the whole is displayed on a display.
第１図は本発明の原理説明図を示す。図中の符号２は
ディスプレイ,5−ｉはランド,7は配線パターン,9は格
子,10はトレース,10−１は配線トレース,10−２は空ト
レース,25は局部拡大表示機構,y0,y1…はトレースのナ
ンバを表わしている。FIG. 1 is a diagram illustrating the principle of the present invention. Reference numeral 2 denotes the display of FIG, 5-i land, the wiring pattern 7, the grating 9, 10 trace, 10-1 wiring trace, 10-2 empty trace, 25 local enlargement display mechanism, y 0 , y 1 ... represent the number of the trace.
局部拡大表示機構25は，第１図においては図示を省略
しているが，本発明にいう配線処理対応部（後述する）
内にもうけられている機構である。そして，第１図図示
ディスプレイ画面上のプリント板配線パターン（Ｒ）の
如き画像について，他の部分との関連を見易くするため
に，即ち全体により近いプリント板画像をディスプレイ
上に表示するために，当該画像（Ｒ）の部分を縮小し
て，図示配線パターン（Ｐ）の如く表示しようとする場
合に，図示画像（Ｑ）の如くトレースｙ3とｙ4との間隔
やトレースｙ4とｙ5との間隔を局部的に拡大して表示す
る機能をもっている。Although not shown in FIG. 1, the local enlarged display mechanism 25 is a wiring processing corresponding unit (described later) according to the present invention.
It is a mechanism that is created inside. Then, in order to make it easier to see the relation between the image such as the printed circuit board wiring pattern (R) on the display screen shown in FIG. 1 and other parts, that is, to display a printed circuit board image closer to the whole on the display, by reducing the portion of the image (R), when it is intended to display as illustrated wiring pattern (P), spacing and trace y 4 and y 5 of the trace y 3 and y 4 as illustrated image (Q) It has a function to locally enlarge and display the interval between the two.
〔作用） 今，図示の画像（Ｐ）の如く表示が行われた状態を仮
定する。この場合，トレースｙ3とトレースｙ5とに夫々
配線パターン７が位置づけられているが，トレースｙ4
は未だ空トレース10−２となっている。しかし，配線ト
レース（トレースｙ3とトレースｙ5）上に位置づけられ
ている配線パターン７が，ディスプレイの画面上での表
示に際して明るく拡がって見える。このために図示の画
像（Ｐ）においては，トレースｙ4が空トレースか否か
が判りにくいことが生じる。そして，無理に，トレース
ｙ4が空トレースであることを見出して当該トレースｙ4
上に配線パターンを位置づけたとしても，トレースｙ3,
y4,y5上の夫々の配線パターン７が図示の如く，非所望
に重なり合ってしまう。そして新たに位置づける配線パ
ターンを，ディスプレイの画面上で例えばライトペンな
どで入力すべく指示したとしても，ライトペンが指示し
ている位置の座標がトレースｙ4に対応していることを
システム側で正しく判定できないことが生じる。[Operation] It is assumed that the display is performed as shown in the illustrated image (P). In this case, although each wiring pattern 7 is positioned on the trace y 3 and trace y 5, trace y 4
Is still an empty trace 10-2. However, the wiring traces (trace y 3 and trace y 5) wiring pattern 7 which is positioned on the look spread brightly when displaying on the screen of the display. In the image shown to the (P), resulting that the trace y 4 is unclear whether empty trace. Then, forcibly, the trace y 4 and found that trace y 4 is empty trace
Even if the wiring pattern is positioned above, trace y 3 ,
The respective wiring patterns 7 on y 4 and y 5 undesirably overlap as shown in the figure. Then a new positioning wiring pattern, even if instructed to enter such on the screen, for example, a light pen on the display, that the coordinates of the position where the light pen is pointing is compatible with trace y 4 on the system side Incorrect determination may occur.
本発明の場合には，図示の局部拡大表示機構25を発動
せしめる。この発動によって，図示のトレースｙ3とｙ4
とｙ5との間隔が，図示画像（Ｑ）の如く拡大されて表
示される。In the case of the present invention, the illustrated local enlarged display mechanism 25 is activated. By this activation, the traces y 3 and y 4 shown
Distance between y 5 and is displayed in an enlarged as illustrated image (Q).
この状態において，操作者は，トレースｙ4が空トレ
ースであることを判別することが容易となる。またトレ
ースｙ4上に配線パターンを位置づけるに当って上記の
如くライトペンで指示した場合においても，システム側
で正しい位置判定を行うことができる。In this state, the operator, it is easy to determine that trace y 4 is empty trace. Also in the case where indicated by light pen as described above hitting the position the wiring pattern on the trace y 4, it is possible to perform the correct position determined by the system.
第２図は本発明の場合の一実施例処理構成図を示す。
図中の符号２はディスプレイである。20は，回路図作成
処理対応部であって，プリント板配線パターンについて
の回路図を考慮する対応部である。21は，部品配置処理
対応部であって，部品配置を自動的に行いつつその状況
をディスプレイ２上に表示する対応部である。22は，配
線処理対応部であって，ディスプレイ２上に第５図を参
照して説明した如くプリント板画像の一部を表示してお
いて，配線パターン７を位置づける処理を行う対応部で
ある。なお言うまでもなく，大部分の配線パターンにつ
いては自動的に位置づけられるが，一部残った配線パタ
ーンについて上述の如く操作者が空トレースを探しつつ
位置づけを行うようにされる。23は,NC加工データ作成
処理対応部であり，上記配線処理対応部22によって得ら
れたプリント板配線パターンにもとづいて，プリント板
上に実際に配線などを行うためのデータを作成する。24
は，プリント基板であって，上記NC加工データ作成処理
対応部23によって作成されたデータにもとづいて，加工
され得られた基板である。FIG. 2 shows a processing configuration diagram of an embodiment of the present invention.
Reference numeral 2 in the figure is a display. Reference numeral 20 denotes a circuit diagram creation processing corresponding unit that considers a circuit diagram of a printed circuit board wiring pattern. Reference numeral 21 denotes a component placement processing corresponding unit that automatically displays component status on the display 2 while automatically arranging components. Reference numeral 22 denotes a wiring processing corresponding unit that displays a part of the printed board image on the display 2 as described with reference to FIG. 5 and performs processing for positioning the wiring pattern 7. . Needless to say, most of the wiring patterns are automatically positioned, but a part of the remaining wiring patterns is positioned while the operator searches for an empty trace as described above. Reference numeral 23 denotes an NC processing data creation processing corresponding unit, which creates data for actually performing wiring and the like on a printed board based on the printed board wiring pattern obtained by the wiring processing corresponding unit 22. twenty four
Is a printed circuit board, which has been processed based on the data created by the NC processing data creation processing support unit 23.
本発明にいう，第１図図示の局部拡大表示機構25は，
上記配線処理対応部22内にもうけられている。According to the present invention, the local enlarged display mechanism 25 shown in FIG.
It is provided in the wiring processing corresponding unit 22.
第３図は局部拡大表示機構における実施例フローを示
す。FIG. 3 shows an embodiment flow in the local enlarged display mechanism.
処理において，図示される画像（Ｐ）に関して，空
トレースｙ4を探す際に，局部拡大表示を行うに当っ
て，トレースｙ3上の配線パターンとトレースｙ5上の配
線パターンとの間隔を求める。In the process, with respect to the image to be shown (P), when looking at the sky trace y 4, hitting to do local enlargement display, determine the distance between the wiring patterns and traces y 5 on the wiring pattern on the trace y 3 .
処理において，トレースｙ4に配線パターンを位置
づけることを仮定した場合において間隔がディスプレイ
の画面上での１ドット分に相当するものよりも狭いか否
かがチェックされる。広い場合には従来からの表示手法
による表示が行われる。In the process, the interval in assuming that position the wiring pattern traces y 4 narrow whether it is checked than those corresponding to one dot on the screen of the display. If it is wide, display is performed by a conventional display method.
処理において，第１図図示のトレースｙ3,y4,y
5と，他のトレースｙ0,y1,y6,y7とを区分する。In the processing, the traces y 3 , y 4 , y shown in FIG.
5 and the other traces y 0 , y 1 , y 6 , y 7 .
処理において，トレースｙ3とｙ4との間隔やトレー
スｙ4とｙ5との間隔を選ぶ。当該間隔を選ぶに当って
は，ディスプレイの画面上でのドットの位置を利用して
選ぶようにされる。このことについては第４図を参照し
て後述される。In the process, choosing the distance between the distance and trace y 4 and y 5 of the trace y 3 and y 4. In selecting the interval, the interval is selected using the position of the dot on the screen of the display. This will be described later with reference to FIG.
処理においては，処理においてトレースｙ3とｙ4
との間隔，およびトレースｙ4とｙ5との間隔が選ばれた
ことから，格子９の間隔内で，残余の（ｉ）トレースｙ
0とｙ1との間隔，（ii）トレースｙ1とｙ2との間隔，
（iii）トレースｙ2とｙ3との間隔，（iv）トレースｙ5
とｙ6との間隔，（ｖ）トレースｙ6とｙ7との間隔，（v
i）トレースｙ7と次の格子９との間隔を割り振って，夫
々のトレースｙ1,y2,y6,y7を割付ける。In processing, traces y 3 and y 4
And the interval between traces y 4 and y 5 were selected, the remaining (i) trace y
0 and the interval between y 1, (ii) distance between the trace y 1 and y 2,
(Iii) spacing between the traces y 2 and y 3, (iv) trace y 5
The distance between the y 6, (v) the interval between trace y 6 and y 7, (v
i) Allocate traces y 1 , y 2 , y 6 and y 7 by allocating the interval between trace y 7 and the next grid 9.
勿論，上記の如くトレースｙ0ないしｙ7の位置が割付
けられた後に，当該夫々のトレースｙ0ないしｙ7上に既
に位置づけられている配線パターン７が存在すれば当該
配線パターンが表示される。この状況が第１図図示の画
像（Ｑ）に示されている。この場合に，例えばトレース
ｙ3やｙ5上に既に位置づけられている配線パターン７
が，ランド５−ｉや，他のトレース例えばｙ2やｙ1に位
置づけられている配線パターンと重なって表示される形
となることが生じる。しかし，そのようなことが生じた
としても，現に空トレースを探すことによって位置づけ
を行おうとしている如き配線パターンを位置づける作業
に当っては，何んら格別の問題となることはない。Of course, the position of the to traces y 0 without as described above y 7 is after being allocated, if there the respective trace y 0 to wiring patterns 7 which has already been positioned on y 7 there is the wiring pattern is displayed. This situation is shown in the image (Q) shown in FIG. In this case, for example, trace y 3 and y 5 are already positioned on the wiring pattern 7
But it lands 5-i and caused to be a form that is displayed to overlap with the wiring pattern is positioned on the other traces example y 2 and y 1. However, even if such a situation occurs, there is no particular problem in the work of locating the wiring pattern, which is actually going to be performed by searching for an empty trace.
第４図は本発明による局部拡大表示の態様を説明する
説明図である。図中の符号（Ｐ），（Ｑ）は夫々第１図
図示の画像（Ｐ），（Ｑ）と対応しており,9は格子,10
はトレース,y0ないしｙ7はトレースの番号,8はディスプ
レイの画面上でのドットを表わす。また７′は配線パタ
ーン７を表示するためにドット８−1,8−2,8−３を発光
せしめた場合の発光部を表わしている。FIG. 4 is an explanatory diagram for explaining a mode of a local enlarged display according to the present invention. Symbols (P) and (Q) in the figure correspond to the images (P) and (Q) shown in FIG. 1, respectively.
Trace, y 0 to y 7 is the number of traces, 8 represents a dot on the screen of the display. Reference numeral 7 'denotes a light emitting portion when the dots 8-1, 8-2, and 8-3 emit light to display the wiring pattern 7.
画像（Ｑ）の場合のようにトレースｙ3とｙ4との間隔
やトレースｙ4とｙ5との間隔を拡大して表示するに当っ
ては，トレースｙ3とｙ4とｙ5とに夫々配線パターンを
位置づけたとした場合に，図示の如き発光部７′,7′,
7′が重なって見えることのないような間隔が選ばれ
る。例えば図示の如く，トレースｙ4に対応してドット
８−２を発光せしめた場合に，発光部７′が略３個分の
ドットに対応する大きさに見える場合には，ドット８−
２に対して３個分距った位置のドット８−１や８−３の
位置に対応してトレースｙ3やｙ5の位置が決められる。
なお言うまでもなく第４図において図示したドット８と
発光部７′とトレース10との位置関係は，要部を説明し
易くするために選ばれているものであり，実際とは異な
っている（即ち，ドット８の大きさがトレースの間隔に
くらべて大きく描かれている）。Hitting the expanding and displaying the distance between the trace y 3 and spacing and trace y 4 and y 5 and y 4 as in the case of an image (Q) is in the trace y 3 and y 4 and y 5 When the wiring patterns are positioned, respectively, the light emitting units 7 ', 7',
The spacing is chosen so that the 7's do not overlap. For example, as shown, when the allowed emission dots 8-2 corresponding to the trace y 4, when the light emitting unit 7 'is visible to a size corresponding to the dot of approximately three minutes, the dot 8-
2 three cycles corresponds to the position of the dot 8-1 and 8-3 of the distance Tsu position relative the location of the trace y 3 and y 5 are determined.
Needless to say, the positional relationship between the dot 8, the light-emitting portion 7 'and the trace 10 shown in FIG. 4 is selected to facilitate the description of the main part, and is different from the actual one (ie, , The size of the dot 8 is drawn larger than the trace interval).
局部拡大表示に当っては，ドット８−1,8−2,8−３に
対応して，ドレースｙ3,y4,y5の位置を選べばよい。こ
のことから第３図図示の実施例フローにおける処理に
おいて，「固定ドット間を採用」として示されていると
考えてよい。In the case of the local enlarged display, the positions of the drains y 3 , y 4 and y 5 may be selected in correspondence with the dots 8-1, 8-2 and 8-3. From this, it can be considered that the processing in the flow of the embodiment shown in FIG. 3 is indicated as "adopt between fixed dots".
以上説明した如く，本発明によれば，局部拡大表示を
行うことができることから，空トレースを探し出して配
線パターンを位置づけるに当っての作業がきわめて容易
になる。即ち，全体により近い画像を表示しつつ作業を
行うことが可能となる。As described above, according to the present invention, since the local enlarged display can be performed, the work of searching for an empty trace and positioning the wiring pattern becomes extremely easy. That is, it is possible to work while displaying an image closer to the whole.
なお，上記局部拡大表示を行うに当っては、第３図図
示の処理フローにしたがって，（ｉ）自動的に拡大を行
った上で表示するようにしてもよく，また（ii）処理
を行うか否かを操作者が指示を行うようにしてもよい。In performing the local enlarged display, (i) the image may be automatically enlarged and then displayed according to the processing flow shown in FIG. 3, or (ii) the processing may be performed. The operator may give an instruction as to whether or not.
第１図は本発明の原理説明図，第２図は本発明の場合の
一実施例処理構成図，第３図は局部拡大表示機構におけ
る実施例フロー，第４図は本発明による局部拡大表示の
態様を説明する説明図，第５図はプリント板配線パター
ン位置づけ処理を説明する説明図，第６図（Ａ）（Ｂ）
は実際のプリント板配線パターンとディスプレイ上のプ
リント板画像との対応を説明する図である。 図中,1はプリント板,2はディスプレイ,5はランド,7は配
線パターン,7′は発光部,8はドット,9は格子,10はトレ
ース,10−１は配線トレース,10−２は空トレース,22は
配線処理対応部,25は局部拡大表示機構を表わす。FIG. 1 is a view for explaining the principle of the present invention, FIG. 2 is a processing configuration diagram of an embodiment in the case of the present invention, FIG. 3 is an embodiment flow in a local enlarged display mechanism, and FIG. FIGS. 5A and 5B are explanatory diagrams for explaining the positioning of the printed circuit board wiring pattern, and FIGS. 6A and 6B.
FIG. 4 is a diagram for explaining the correspondence between an actual printed board wiring pattern and a printed board image on a display. In the figure, 1 is a printed board, 2 is a display, 5 is a land, 7 is a wiring pattern, 7 'is a light emitting part, 8 is a dot, 9 is a grid, 10 is a trace, 10-1 is a wiring trace, and 10-2 is a wiring trace. An empty trace, 22 is a wiring processing corresponding unit, and 25 is a local enlarged display mechanism.
Claims (1)
（５）と，当該対峙する２つのランド（５）間に複数の
トレース（10）とをそなえ，当該複数のトレース（10）
のすべてあるいはいずれか１つに配線パターン（７）を
位置づけて配線トレース（10−１）を構成するプリント
板配線処理システムにおいて， 上記ランド（５）と上記トレース（10）とについてディ
スプレイ（２）の画面上に表示を行っておき、上記トレ
ース（10）中の空トレース（10−２）に対応づけて所望
する配線パターン（７）を形成する配線処理対応部（2
2）をそなえると共に， 当該配線処理対応部（22）内に，上記トレース相互の間
の間隔を局部的に拡大表示する局部拡大表示機構（25）
をもうけ， 上記所望する配線パターン（７）を形成するに当って，
当該配線パターン（７）を形成する局部範囲内におい
て，上記トレース（10）相互の間の間隔を局部的に拡大
して表示を行うようにし， 当該拡大された間隔を利用して当該空トレース（10−
２）上に，上記配線パターン（７）を形成するようにし
た ことを特徴とする配線パターン形成処理方法。A land (5) that can be arranged at a grid intersection and a plurality of traces (10) between the two opposing lands (5), and the plurality of traces (10).
In the printed circuit board wiring processing system which configures the wiring trace (10-1) by positioning the wiring pattern (7) on all or any one of the above, the display (2) is used for the land (5) and the trace (10). Is displayed on the screen, and a wiring processing corresponding unit (2) for forming a desired wiring pattern (7) in association with the empty trace (10-2) in the trace (10).
In addition to 2), a local enlargement display mechanism (25) for locally enlarging and displaying the interval between the traces in the wiring processing corresponding section (22)
In forming the desired wiring pattern (7),
In the local area where the wiring pattern (7) is formed, the interval between the traces (10) is locally enlarged for display, and the empty trace ( 10−
2) A method for forming a wiring pattern, wherein the wiring pattern (7) is formed thereon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288145A JP2708575B2 (en) | 1989-11-06 | 1989-11-06 | Wiring pattern formation processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288145A JP2708575B2 (en) | 1989-11-06 | 1989-11-06 | Wiring pattern formation processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148770A JPH03148770A (en) | 1991-06-25 |
| JP2708575B2 true JP2708575B2 (en) | 1998-02-04 |
Family
ID=17726388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288145A Expired - Fee Related JP2708575B2 (en) | 1989-11-06 | 1989-11-06 | Wiring pattern formation processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708575B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168640A (en) | 2001-12-03 | 2003-06-13 | Hitachi Ltd | Method for manufacturing semiconductor device |
| CN114356191B (en) * | 2022-03-04 | 2022-07-12 | 北京阿丘科技有限公司 | Circuit board image display method, device, equipment and storage medium |
-
1989
- 1989-11-06 JP JP1288145A patent/JP2708575B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03148770A (en) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4951233A (en) | Document producing apparatus having in-document layout display | |
| JP3166896B2 (en) | Method and apparatus for selecting an edit target displayed on a screen | |
| JP2020533214A (en) | Printing plate segment mounting system and method | |
| KR910006815A (en) | Interactive embedded NC data writing device and method | |
| JP2708575B2 (en) | Wiring pattern formation processing method | |
| JP2609320B2 (en) | Interactive component placement evaluation method and device | |
| JP3595060B2 (en) | Graphic operation device | |
| JPS58223863A (en) | Production and display system of tree structure chart | |
| JP4532611B2 (en) | Wall material image printing system, wall surface decoration method, and recording medium | |
| JP3181353B2 (en) | Multi-layer printed wiring board design CAD system | |
| JPH09134378A (en) | Printed circuit board design method and apparatus | |
| JPS6363946B2 (en) | ||
| JPH07239874A (en) | Grid display method | |
| JP2006164114A (en) | Construction support equipment for plate-shaped building materials | |
| JP3478546B2 (en) | Operation simulation apparatus and method | |
| JPH06236416A (en) | Printed wiring pattern display processing system | |
| JPS63108466A (en) | Computer aided design system | |
| JP2819664B2 (en) | Area pattern automatic generation processing method | |
| JP3177359B2 (en) | Graphic drawing device | |
| JPH11103139A (en) | Location letter displaying method for printed wiring board | |
| JP2582298B2 (en) | Graphic information creation method in graphic processing device | |
| JP2646849B2 (en) | Computer-aided design equipment | |
| JPH06187402A (en) | Method for defining work indicating picture of printed boad assembling | |
| JP2002099923A (en) | Display method and drawing device for reference mark | |
| JPS636773Y2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071017 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081017 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |