JP2711282B2

JP2711282B2 - 実効値変換回路

Info

Publication number: JP2711282B2
Application number: JP18978688A
Authority: JP
Inventors: 達也沢
Original assignee: ナショナルセミコンダクタージャパン株式会社
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1998-02-10
Anticipated expiration: 2013-02-10
Also published as: JPH0238866A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、実効値をリアルタイムで読み出すことが可
能な実効値変換回路に関するものである。

［従来の技術］従来の実効値を求める方法の主なるものとしては次の
３つがある。

第１番目の方法は、入力の２乗値を帰還出力で割り、
その結果をフィルタリングする方法である。

第２番目の方法は、近似値を発生する回路を組み、そ
れを最も誤差の少なくなるようなタイミングでサンプリ
ングする方法である。

また、第３番目の方法は、入力信号を任意の周期でサ
ンプリングし、AD変換器を通してCPUに取込み、実際に
実効値をソフトウェアで計算することによって求める方
法である。

［発明が解決しようとする課題］ところが、上記従来の方法では次のような問題があっ
た。

第１番目の方法では、平均化（フィルタリング）の時
定数が一番低い周波数の周期に対し十分長い場合には有
効であるが、速い応答が要求される場合には不向きであ
る。

また、第２番目の方法では速い応答を得ることができ
る反面、原理的に誤差が大きいという欠点を有する。

さらに、第３番目の方法では、CPUに対する負担が大
きくなり、またサンプリング同期、AD変換による量子化
誤差が発生する。

本発明は、上記のような点に鑑みなされたもので、リ
アルタイムでしかも理論上の誤差ゼロの実効値を出力す
ることができる実効値変換回路を提供することを目的と
している。

［課題を解決するための手段］本発明に係る実効値変換回路の代表的なものを示せば
次のとおりである。

即ち、本発明に係る実効値変換回路は、入力信号の絶
対値変換を行う絶対値回路と、絶対値回路からの信号の
対数変換を行うと共にその結果を２倍する第１の対数変
換回路と、出力信号の対数変換を行う第２の対数変換回
路と、上記第１の対数変換回路からの信号と上記第２の
対数変換回路からの信号との差を求める減算回路と、減
算回路からの信号を逆対数変換する逆対数変換回路と、
逆対数変換回路からの信号を積分する積分回路と、この
積分回路からの出力信号を読み出すためのサンプリング
信号と上記積分回路の積分動作を解除させると共に次の
積分動作を開始させるためのリセット信号とを出力する
タイミングコントロール回路とを備えてなるものであ
る。

また、入力信号の絶対値変換を行う絶対値回路と、絶
対値回路からの信号の対数変換を行うと共にその結果を
２倍する第１の対数変換回路と、出力信号の対数変換を
行う第２の対数変換回路と、上記第１の対数変換回路か
らの信号と上記第２の対数変換回路からの信号との差を
求める減算回路と、減算回路からの信号を逆対数変換す
る逆対数変換回路と、逆対数変換回路からの信号を積分
する積分回路と、この積分回路の積分動作を解除させる
と共に次の積分動作を開始させるためのリセット信号と
を出力するタイミングコントロール回路とを備えてなる
ものである。

［作用］上記した手段によれば、逆対数変換回路からは入力信
号の２乗を出力信号で割った信号が出力される。また積
分回路からは、逆対数変換回路からの信号を積分した信
号が出力される。ここで、積分回路からの信号は実効値
に比例する。したがって、積分回路からの信号（出力信
号）から直ちに実効値を求めることが可能となる。その
結果、リアルタイムでしかも理論上の誤差ゼロの実効値
を得ることが可能となる。

［実施例］以下、本発明に係る実効値変換回路の実施例を図面に
基づいて説明する。

第１図には第１の実施例の実効値変換回路の回路図が
表わされている。

この実効値変換回路は、絶対値回路１、第１の対数変
換回路２、第２の対数変換回路３、減算回路４、逆対数
変換回路５、積分回路６およびタイミングコントロール
回路７から構成されている。

絶対値回路１はオペアンプA₁とダイオードD₁,D₂等を
含んで構成されており、この絶対値回路では入力信号の
絶対値変換が行われるようになっている。

第１の対数変換回路２はオペアンプA₂とトランジスタ
Q₁,Q₂とを含んで構成されており、この対数変換回路２
では絶対値回路１から出力された信号の対数変換が行わ
れるようになっている。

また、第２の対数変換回路３はオペアンプA₄とトラン
ジスタQ₃とを含んで構成されており、この対数変換回路
３では積分回路６から出力された信号の対数変換が行わ
れるようになっている。

減算回路４はトランジスタQ₄（より正確に言えばトラ
ンジスタQ₄のベースおよびエミッタ）から構成されてお
り、この減算回路４では上記第１の対数変換回路２から
の信号と上記第２の対数変換回路３からの信号との差が
求められるようになっている。

逆対数変換回路５はオペアンプA₄を含んで構成されて
おり、この逆対数変換回路５では、演算回路４から出力
される信号の逆対数変換が行われるようになっている。

また、積分回路６はオペアンプA₃、コンデンサC₁およ
びトランジスタQ₄を含んで構成されており、この積分回
路６では、コンデンサC₁の働きによって、上記逆対数変
換回路５から出力される信号の積分が行われるようにな
っている。

一方、タイミングコントロール回路７はコンパレータ
A₅と２段の反転出力微分回路7a,7bとを含んで構成され
ている。ここで、反転出力微分回路7a,7bの構成要素で
あるインバータA₆,A₇の出力のパルス幅T₁,T₂はCRの時定
数により自由に設定可能となっているが、実施例では積
分動作時間に対してパルス幅T₁,T₂は極めて短くなるよ
うに設定してある。なお、この実施例では、タイミング
コントロール回路としてゼロクロス回路を応用したタイ
ミングコントロール回路を使用している。

このように構成されたタイミングコントロール回路７
では、上記絶対値回路１に入る入力信号Sinと同一の信
号もしくは上記入力信号と同一周期を持つ別の信号Tin
がゼロクロス回路として構成されたコンパレータA₅で方
形波の信号に変換される。また、反転出力微分回路7aで
はコンパレータA₅から出力される信号の微分が行われて
該信号の立上りが取られると共にその結果得られる信号
が反転される。これによってサンプリング信号が作られ
ることになる。さらに、反転出力微分回路7bではサンプ
リング信号の微分が行われて該信号の立上りが取られる
と共にその結果得られる信号が反転される。これによっ
てリセット信号が作られることになる。そして、このリ
セット信号によって接合型FETからなるリセットスイッ
チSWの制御を通じて積分回路６の制御が行われるように
なっている。つまり、リセット信号がハイレベル“H"の
ときリセットスイッチSWが開かれ、このリセットスイッ
チSWが開かれている間、上記積分回路６では、逆対数変
換回路５からの信号に対応した電荷がコンデンサC₁に蓄
積されるようになっている。一方、リセット信号がロー
レベル“L"のときリセットスイッチSWが閉じられ、上記
積分回路６の積分動作が解除されるようになっている。

続いて、この実効値変換回路の作用を、第２図に示す
タイミングチャートを用いて説明する。

タイミングコントロール回路７においては、信号Sin
（第２図（イ））がゼロレベルを横切るとサンプリング
パルスT₁（第２図（ロ））が出力され、サンプリングパ
ルスT₁に続いてリセットパルスT₂（第２図（ハ））が出
力される。そして、リセットパルスT₂の間リセットスイ
ッチSWが閉じられ、積分回路６ではコンデンサC₁に蓄積
された電荷が放電される。その結果、積分回路６からの
出力信号の値はゼロになる。次に、リセットスイッチSW
が開くと、積分回路６ではコンデンサC₁に入力信号の実
効値に対応した電荷が蓄積され、この積分回路６からは
蓄積された電荷に対応する出力信号Srms（第２図
（ニ））が出力される。そして、次のサンプリングパル
スT₁で出力信号Srmsがサンプリングされることになる。
これによって、入力信号の基本波１周期分の実効値を得
ることができる。

次に、第２図のブロック図を用いて実施例の実効値変
換回路の原理説明をする。

上記のような実効値変換回路で入力信号Sinとして交
流入力電圧Vinを用い、そのときの出力電圧をVout、C₁
を流れる電流をI₁とすると電流I₁は逆対数変換回路５の
出力Log^-1（2Log|Sin|−Log|Sout|）、つまりVin²/Vout
に比例するので、 I₁＝KVin²/Vout ……（１）と表すことができる。なお、ここでＫは比例定数であ
る。

また、Voutは電流I₁を積分したものであるから、 Vout＝1/C₁∫I₁dt ……（２）となる。

上記（１），（２）式より Vout＝K/C₁∫（Vin²/Vou_T）dt これを微分方程式を用いて解けば、 Vout＝√2K/C₁∫（Vin²）dt ＝√2KT/C₁Vin・rms ……（３） T:積分時間となる。

したがって、ＫおよびC₁を適当に選ぶことによりVout
はVinの真の実効値を表すことになり、Vout（Srmsの積
分波形）はVinの実効値をリアルタイムでトレースする
ことになる。したがって、任意の時点でのVoutはその時
点までの実効値を表すことになる。また、積分時間を入
力信号Vinの基本波の１周期にとり、Voutの最終値をサ
ンプリングすればその周期に対する実効値を得ることが
できる。

なお、上記では入力信号Sinとして交流電圧信号Vinを
用いた場合について説明したが、交流電流信号を用いた
場合でも事情は同じである。

上記のように構成された実施例の実効値変換回路によ
れば次のような効果を得ることができる。

即ち、上記実施例の実効値変換回路によれば、逆対数
変換回路５からの信号は入力信号の２乗を出力信号で割
った値に等しくなり、また積分回路６からの出力信号は
上記逆対数変換回路５からの信号を積分した値に比例す
ることになる。しかして、出力信号から直ちに実効値を
求めることが可能となる。このようにすればリアルタイ
ムで理論上の誤差ゼロの実効値を求めることができる。
このような実効値変換回路は例えば複写機においてラン
プの露光回路のコントロールを行う場合等に用いること
ができる。

なお、出力の取り出し方としてサンプリング出力のタ
イミングでSrmsをAD変換器を通しマイクロコンピュータ
に取り込むか、あるいはサンプリングアンドホールド回
路により直流信号としてホールドすることも可能であ
る。

また、タイミングコントロール回路としてゼロクロス
回路の例を示したが、積分期間内にゼロレベルがない場
合あるいは２回以上ある場合等にはゼロ以外の検出レベ
ルを用いることができるし、また、カウンタタイマ回路
等により積分期間を１周期以外に設定できることは言う
までもない。

さらに、回路を安定に動作させ、構成要素による誤差
を吸収するためノズルフィルタ、調整回路等を追加する
こともできる。

また、第４図には第２の実施例の実効値変換回路が示
されている。

この第２の実効値変換回路の構成は上記第１の実効値
変換回路の構成と略同様な構成となっているが、タイミ
ングコントロール回路７の構成とで反転出力微分回路が
１段となっている点、積分回路６の出力側にシュミット
トリガ回路８が接続されている点で第１の実施例の実効
値変換回路の構成と異なっている。

つまり、この実施例の実効値変換回路においては、タ
イミングコントロール回路７がコンパレータA₅と１個の
反転出力微分回路7bとを含んで構成されている。そし
て、このタイミングコントロール回路７では、絶対値回
路１に入る入力信号Sinと同一の信号もしくは上記入力
信号と同一周期を持つ別の信号Tinがゼロクロス回路と
して構成されたコンパレータA₅で方形波の信号に変換さ
れ、また、反転出力微分回路7bで、コンパレータA₅から
出力される信号の微分が行われて該信号の立上りが取ら
れると共にその結果得られる信号が反転されるようにな
っている。これによってリセット信号が作られることに
なる。

また、シュミットトリガ回路８では、積分回路６から
の出力信号が予め設定された基準値と比較され、出力信
号がその基準値を越えた場合にコントロール信号として
ハイレベル“H"の信号が発せられるようになっている。
そして、このハイレベルのコントロール信号によって各
種機器の制御が行われるようになっている。

なお、その他の構成については第１の実施例における
と略同様なので、同一の構成部材については同一符号を
付し、その説明を省略する。

続いて、この実効値変換回路の作用を、第５図に示す
タイミングチャートを用いて説明する。

タイミングコントロール回路７においては、信号Sin
（第５図（イ））がゼロレベルを横切るとリセットパル
スT₂（第５図（ロ））が出力される。そして、リセット
パルスT₂の間リセットスイッチSWが閉じられ、積分回路
６ではコンデンサC₁に蓄積された電荷が放電される。そ
の結果、積分回路６からの出力信号の値はゼロになる。
次に、リセットスイッチSWが開くと、積分回路６ではコ
ンデンサC₁に入力信号の実効値に対応した電荷が蓄積さ
れ、この積分回路６からは蓄積された電荷に対応する出
力信号Srms（第５図（ハ））が出力される。そして、シ
ュミットトリガ回路８で、積分回路６からの出力信号Sr
msが予め設定された基準値と逐次比較され、出力信号Sr
msがその基準値を越えた場合にコントロール信号（第５
図（ニ））が出力される。これによって各種機器の制御
が行われる。例えば複写機における露光用ランプへの給
電がストップされる。この給電のストップは次のリセッ
トパルスT₂までの間行われる。

以上に示した第２の実施例によっても第１の実施例と
同様な効果を得ることができるが、さらにこの実施例で
は実効値に応じたコントロールをリアルタイムで行える
という効果を得ることができる。

なお、第２の実施例においても、積分期間内にゼロレ
ベルがない場合あるいは２回以上ある場合等にはゼロ以
外の検出レベルを用いることができる等、第１の実施例
と同様に種々の変形が可能であることは言うまでもな
い。

［発明の効果］以上述べたように、本発明に係る実効値変換回路は、
入力信号の絶対値変換を行う絶対値回路と、絶対値回路
からの信号の対数変換を行うと共にその結果を２倍する
第１の対数変換回路と、出力信号の対数変換を行う第２
の対数変換回路と、上記第１の対数変換回路からの信号
と上記第２の対数変換回路からの信号との差を求める減
算回路と、減算回路からの信号を逆対数変換する逆対数
変換回路と、逆対数変換回路からの信号を積分する積分
回路と、この積分回路からの出力信号を読み出すための
サンプリング信号と上記積分回路の積分動作を解除させ
ると共に次の積分動作を開始させるためのリセット信号
とを出力するタイミングコントロール回路とを備えてい
るので、任意の入力信号の任意の期間に対する理論上誤
差ゼロの実効値をリアルタイムに出力する回路を安価に
実現できることになる。

また、入力信号の絶対値変換を行う絶対値回路と、絶
対値回路からの信号の対数変換を行うと共にその結果を
２倍する第１の対数変換回路と、出力信号の対数変換を
行う第２の対数変換回路と、上記第１の対数変換回路か
らの信号と上記第２の対数変換回路からの信号との差を
求める減算回路と、減算回路からの信号を逆対数変換す
る逆対数変換回路と、逆対数変換回路からの信号を積分
する積分回路と、この積分回路の積分動作を解除させる
と共に次の積分動作を開始させるためのリセット信号と
を出力するタイミングコントロール回路とを備えてなる
ので、上記と同様の効果を得ることができることは勿論
のこと、さらに実効値に応じたコントロールをリアルタ
イムで行えるという効果を得ることができる。

【図面の簡単な説明】

第１図は本発明に係る実効値変換回路の第１の実施例の
回路図、第２図は第１図の実効値変換回路の動作を説明するため
のタイミングチャート、第３図は第１図の実効値変換回路の原理を説明するため
のブロック図、第４図は本発明に係る実効値変換回路の第２の実施例の
回路図、第５図は第４図の実効値変換回路の動作タイミングを示
すタイミングチャートである。１……絶対値回路、２……第１の対数変換回路、３……
第２の対数変換回路、４……減算回路、５……逆対数変
換回路、６……積分回路、７……タイミングコントロー
ル回路。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号の絶対値変換を行う絶対値回路
と、絶対値回路からの信号の対数変換を行うと共にその
結果を２倍する第１の対数変換回路と、出力信号の対数
変換を行う第２の対数変換回路と、上記第１の対数変換
回路からの信号と上記第２の対数変換回路からの信号と
の差を求める減算回路と、減算回路からの信号を逆対数
変換する逆対数変換回路と、逆対数変換回路からの信号
を積分する積分回路と、この積分回路からの出力信号を
読み出すためのサンプリング信号と上記積分回路の積分
動作を解除させると共に次の積分動作を開始させるため
のリセット信号とを出力するタイミングコントロール回
路とを備えたことを特徴とする実効値変換回路。
【請求項２】上記積分回路の積分動作時間を入力信号の
基本波１周期分に設定し、そのときの出力信号の最終値
を読み出すようにしたことを特徴とする請求項１記載の
実効値変換回路。
【請求項３】入力信号の絶対値変換を行う絶対値回路
と、絶対値回路からの信号の対数変換を行うと共にその
結果を２倍する第１の対数変換回路と、出力信号の対数
変換を行う第２の対数変換回路と、上記第１の対数変換
回路からの信号と上記第２の対数変換回路からの信号と
の差を求める減算回路と、減算回路からの信号を逆対数
変換する逆対数変換回路と、逆対数変換回路からの信号
を積分する積分回路と、この積分回路の積分動作を解除
させると共に次の積分動作を開始させるためのリセット
信号とを出力するタイミングコントロール回路とを備え
たことを特徴とする実効値変換回路。