JP2725652B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- film
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルキャパシタがトランジスタの上方に
積層されてなるスタックトキャパシタ（stacked capaci
tor）構造を有するダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）に係る。
し、特にメモリセルキャパシタがトランジスタの上方に
積層されてなるスタックトキャパシタ（stacked capaci
tor）構造を有するダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）に係る。
【０００２】
【従来の技術】従来、ＤＲＡＭにおいて、単位占有面積
当たりのメモリセル記憶容量を大きくすることによりメ
モリセルの占有面積を小さくし、ＤＲＡＭのチップサイ
ズの縮小化を図り、記憶容量の増大に対応する試みが行
われている。
当たりのメモリセル記憶容量を大きくすることによりメ
モリセルの占有面積を小さくし、ＤＲＡＭのチップサイ
ズの縮小化を図り、記憶容量の増大に対応する試みが行
われている。
【０００３】スタックトキャパシタ型ＤＲＡＭの従来技
術として、例えば特開平３−１６５５５２号公報には、
セルの専有面積当たりのスタックトキャパシタの容量を
大きくするために、スタックトキャパシタ構造のＤＲＡ
Ｍの蓄積電極（記憶ノード電極）部にサイドウォール形
の導電膜を付加した構成が提案されている。
術として、例えば特開平３−１６５５５２号公報には、
セルの専有面積当たりのスタックトキャパシタの容量を
大きくするために、スタックトキャパシタ構造のＤＲＡ
Ｍの蓄積電極（記憶ノード電極）部にサイドウォール形
の導電膜を付加した構成が提案されている。
【０００４】図６に、上記公報に記載された従来例
（「従来例１」という）の主要部を理解容易とするため
に、そのキャパシタ構造のみを示す。
（「従来例１」という）の主要部を理解容易とするため
に、そのキャパシタ構造のみを示す。
【０００５】図６において、３０１はシリコン基板、３
０２は絶縁膜、３０３は蓄積電極の一部分を形成する多
結晶シリコン、３０４は蓄積電極の一部を担い、多結晶
シリコン３０３と電気的に接続されているサイドウォー
ル形の多結晶シリコン、３０５は容量絶縁膜、３０６は
プレート電極を形成する多結晶シリコンである。
０２は絶縁膜、３０３は蓄積電極の一部分を形成する多
結晶シリコン、３０４は蓄積電極の一部を担い、多結晶
シリコン３０３と電気的に接続されているサイドウォー
ル形の多結晶シリコン、３０５は容量絶縁膜、３０６は
プレート電極を形成する多結晶シリコンである。
【０００６】図６を参照して、多結晶シリコン３０３と
その側面のサイドウォール形の多結晶シリコン３０４で
キャパシタの蓄積電極を形成していることから、サイド
ウォール形の多結晶シリコン３０４の存在が蓄積電極の
表面積の増加に貢献し、キャパシタの容量が増加する。
その側面のサイドウォール形の多結晶シリコン３０４で
キャパシタの蓄積電極を形成していることから、サイド
ウォール形の多結晶シリコン３０４の存在が蓄積電極の
表面積の増加に貢献し、キャパシタの容量が増加する。
【０００７】しかし、このサイドウォール形の多結晶シ
リコン３０４の存在による容量の増加は微量である。
リコン３０４の存在による容量の増加は微量である。
【０００８】より大きな容量増加効果を得るための従来
技術として、例えば図７に示すように、サイドウォール
形の多結晶シリコンを上方向に突出させた構造（円筒型
スタック構造）のキャパシタ（「従来例２」という）が
ある。
技術として、例えば図７に示すように、サイドウォール
形の多結晶シリコンを上方向に突出させた構造（円筒型
スタック構造）のキャパシタ（「従来例２」という）が
ある。
【０００９】図７において、４０１はシリコン基板、４
０２は絶縁膜、４０３は蓄積電極の一部分を形成する多
結晶シリコン、４０４は蓄積電極の一部を担い、多結晶
シリコン４０３と電気的に接続されている上方向に突出
したサイドウォール形の多結晶シリコン、４０５は容量
絶縁膜、４０６はプレート電極を形成する多結晶シリコ
ンである。
０２は絶縁膜、４０３は蓄積電極の一部分を形成する多
結晶シリコン、４０４は蓄積電極の一部を担い、多結晶
シリコン４０３と電気的に接続されている上方向に突出
したサイドウォール形の多結晶シリコン、４０５は容量
絶縁膜、４０６はプレート電極を形成する多結晶シリコ
ンである。
【００１０】図７に示す従来例２においては、サイドウ
ォール形の多結晶シリコン４０４を上方向に突出させた
形（垂直方向に延在する円筒型（vertical cylinder）
形状）にしたことにより、蓄積電極の表面積は、上方向
に突出した多結晶シリコン４０４の突出した部分の外側
と内側の表面積の分だけ、前記従来例１の蓄積電極の表
面積に比べて増加し、このため従来例２の構造のキャパ
シタは、前記従来例１の構造のキャパシタより遙かに大
きなキャパシタの容量増加効果が得られる。
ォール形の多結晶シリコン４０４を上方向に突出させた
形（垂直方向に延在する円筒型（vertical cylinder）
形状）にしたことにより、蓄積電極の表面積は、上方向
に突出した多結晶シリコン４０４の突出した部分の外側
と内側の表面積の分だけ、前記従来例１の蓄積電極の表
面積に比べて増加し、このため従来例２の構造のキャパ
シタは、前記従来例１の構造のキャパシタより遙かに大
きなキャパシタの容量増加効果が得られる。
【００１１】
【発明が解決しようとする課題】ところで、前記従来例
２においては、上方向に突出したサイドウォール形の多
結晶シリコン４０４の高さを可変させることにより容量
も可変され、このため、多結晶シリコン４０４の高さを
高くすれば無制限にキャパシタの容量を増加させること
が可能であるかのようにも思われる。
２においては、上方向に突出したサイドウォール形の多
結晶シリコン４０４の高さを可変させることにより容量
も可変され、このため、多結晶シリコン４０４の高さを
高くすれば無制限にキャパシタの容量を増加させること
が可能であるかのようにも思われる。
【００１２】しかしながら、実際のＤＲＡＭにおいて
は、メモリセルキャパシタの蓄積電極の一部となるサイ
ドウォール形の導電膜の高さを高くすると、キャパシタ
を形成した後において上部配線を形成するための絶縁膜
を成膜した際、この絶縁膜表面の高さがメモリセル部と
周辺回路部（例えばデコーダ回路等を含む回路群）とで
大きく相違することになり、上部配線をパターニングす
るためのリソグラフィー工程、および上部配線と下層に
位置するゲート電極や拡散層とを電気的に接続するため
のコンタクトを形成するためのリソグラフィー工程にお
いて、メモリセル部と周辺回路部のいずれか一方に光学
的焦点を合わせると、他方の部分では、メモリセル部と
周辺回路部の絶縁膜表面の高さの違いだけ光学的焦点が
ずれることになり、メモリセル部と周辺回路部両方のパ
ターンを同時に解像することが困難になる。
は、メモリセルキャパシタの蓄積電極の一部となるサイ
ドウォール形の導電膜の高さを高くすると、キャパシタ
を形成した後において上部配線を形成するための絶縁膜
を成膜した際、この絶縁膜表面の高さがメモリセル部と
周辺回路部（例えばデコーダ回路等を含む回路群）とで
大きく相違することになり、上部配線をパターニングす
るためのリソグラフィー工程、および上部配線と下層に
位置するゲート電極や拡散層とを電気的に接続するため
のコンタクトを形成するためのリソグラフィー工程にお
いて、メモリセル部と周辺回路部のいずれか一方に光学
的焦点を合わせると、他方の部分では、メモリセル部と
周辺回路部の絶縁膜表面の高さの違いだけ光学的焦点が
ずれることになり、メモリセル部と周辺回路部両方のパ
ターンを同時に解像することが困難になる。
【００１３】この問題を解決するため、ＣＭＰ（Chemic
al Mechanical Polishing）等の絶縁膜平坦化技術をキ
ャパシタ形成より後の上部配線を形成するための絶縁膜
形成に用いると、周辺回路部の絶縁膜の膜厚が非常に厚
くなり、このため、周辺回路部に開口されるコンタクト
孔のアスペクト比が非常に大きくなってしまい、上部配
線を形成した際、上部配線層のコンタクト部における被
覆性が悪化し、上部配線と下層に位置するゲート電極や
拡散層とを電気的に接続することが難しくなるという問
題を有する。
al Mechanical Polishing）等の絶縁膜平坦化技術をキ
ャパシタ形成より後の上部配線を形成するための絶縁膜
形成に用いると、周辺回路部の絶縁膜の膜厚が非常に厚
くなり、このため、周辺回路部に開口されるコンタクト
孔のアスペクト比が非常に大きくなってしまい、上部配
線を形成した際、上部配線層のコンタクト部における被
覆性が悪化し、上部配線と下層に位置するゲート電極や
拡散層とを電気的に接続することが難しくなるという問
題を有する。
【００１４】このように、メモリセル容量増加のための
メモリセルキャパシタの蓄積電極の一部となるサイドウ
ォール形の導電膜の高さを高くすればするほど、上記問
題点はより深刻化し、このため現実的には、サイドウォ
ール形の導電膜の高さは該問題が致命的にならないよう
な高さに抑えなければならない。その結果、メモリセル
容量増加効果も同様にして制限されることになる。
メモリセルキャパシタの蓄積電極の一部となるサイドウ
ォール形の導電膜の高さを高くすればするほど、上記問
題点はより深刻化し、このため現実的には、サイドウォ
ール形の導電膜の高さは該問題が致命的にならないよう
な高さに抑えなければならない。その結果、メモリセル
容量増加効果も同様にして制限されることになる。
【００１５】そして、前記従来例２において、サイドウ
ォール形の多結晶シリコン４０４の高さを一定にしたと
き、サイドウォール形の多結晶シリコン４０４の外側の
表面積は一定値に決まってしまうことから、この条件の
下でメモリセルキャパシタ容量をより大きくするには、
蓄積電極の一部分を形成する多結晶シリコン４０３をで
きる限り薄膜化し、サイドウォール形の多結晶シリコン
４０４の内側の表面積をより大きくして蓄積電極全体と
しての表面積を大きくすることが考えられる。
ォール形の多結晶シリコン４０４の高さを一定にしたと
き、サイドウォール形の多結晶シリコン４０４の外側の
表面積は一定値に決まってしまうことから、この条件の
下でメモリセルキャパシタ容量をより大きくするには、
蓄積電極の一部分を形成する多結晶シリコン４０３をで
きる限り薄膜化し、サイドウォール形の多結晶シリコン
４０４の内側の表面積をより大きくして蓄積電極全体と
しての表面積を大きくすることが考えられる。
【００１６】しかし、多結晶シリコン４０３を薄膜化す
ると、サイドウォール形の多結晶シリコン４０４の半導
体上表面における接触面積（絶縁膜４０２との接触面積
と多結晶シリコン４０３との接触表面を合わせた面積か
らなる）が著しく減少し、その結果、歩留向上のため一
般に行われる容量絶縁膜４０５形成直前の洗浄や軽いシ
リコン酸化膜エッチング等の前処理時にサイドウォール
形の多結晶シリコン４０４が剥がれ落ちてしまい、歩留
を低下させるという問題があった。
ると、サイドウォール形の多結晶シリコン４０４の半導
体上表面における接触面積（絶縁膜４０２との接触面積
と多結晶シリコン４０３との接触表面を合わせた面積か
らなる）が著しく減少し、その結果、歩留向上のため一
般に行われる容量絶縁膜４０５形成直前の洗浄や軽いシ
リコン酸化膜エッチング等の前処理時にサイドウォール
形の多結晶シリコン４０４が剥がれ落ちてしまい、歩留
を低下させるという問題があった。
【００１７】従って、本発明は上記問題点を解消し、ス
タックトキャパシタ構造の蓄積電極部にサイドウォール
形の導電膜を形成したＤＲＡＭにおいて、一定のメモリ
セルキャパシタ空間でキャパシタ容量を最大にしようと
した時にも、歩留の低下を抑止することを可能とするス
タックトキャパシタ構造のＤＲＡＭを提供することを目
的とする。
タックトキャパシタ構造の蓄積電極部にサイドウォール
形の導電膜を形成したＤＲＡＭにおいて、一定のメモリ
セルキャパシタ空間でキャパシタ容量を最大にしようと
した時にも、歩留の低下を抑止することを可能とするス
タックトキャパシタ構造のＤＲＡＭを提供することを目
的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上の絶縁膜と、前記絶縁膜内
に前記半導体基板に達するように形成されたコンタクト
孔と、少なくとも該コンタクト孔を覆うように形成され
メモリセルキャパシタの蓄積電極の一部をなす第１の導
電膜と、前記第１の導電膜の底面の一部まで延在し、か
つ前記第１の導電膜の上表面より上方に突出してなり、
前記メモリセルキャパシタの蓄積電極の一部をなすサイ
ドウォール形の第２の導電膜と、を具備することを特徴
とする半導体記憶装置を提供する。
め、本発明は、半導体基板上の絶縁膜と、前記絶縁膜内
に前記半導体基板に達するように形成されたコンタクト
孔と、少なくとも該コンタクト孔を覆うように形成され
メモリセルキャパシタの蓄積電極の一部をなす第１の導
電膜と、前記第１の導電膜の底面の一部まで延在し、か
つ前記第１の導電膜の上表面より上方に突出してなり、
前記メモリセルキャパシタの蓄積電極の一部をなすサイ
ドウォール形の第２の導電膜と、を具備することを特徴
とする半導体記憶装置を提供する。
【００１９】本発明においては、好ましくは、前記第２
の導電膜が、前記第１の導電膜の底面の一部において、
横方向に窪んだ形状を有するようにしてもよい。
の導電膜が、前記第１の導電膜の底面の一部において、
横方向に窪んだ形状を有するようにしてもよい。
【００２０】本発明によれば、蓄積電極部が、半導体基
板上の絶縁膜の上に形成されてなる第１の導電膜と、前
記第１の導電膜の側面に当接し、前記第１の導電膜表面
より上方に突出したサイドウォール形の第２の導電膜か
らなる円筒型スタックトキャパシタ構造の半導体記憶装
置において、第１の導電膜の底部と前記絶縁膜との間に
前記第１の導電膜の側面端部から所定の間隙が形成さ
れ、且つ、前記第２の導電膜の前記上方に突出する側と
反対側の端部領域が前記間隙内を横方向に延在したこと
により、前記従来例に比して大幅な接触面積の増大を達
成するとともに、第２の導電膜はくさび形に半導体上表
面と当接して係合し、サイドウォール形の第２の導電膜
と半導体上表面との密着性が向上し、後工程において歩
留向上のため一般に行われる容量絶縁膜形成直前の洗浄
や軽いシリコン酸化膜エッチング等の前処理時にサイド
ウォール形の第２の導電膜が剥がれ落ちるのを確実に防
止するため、歩留低下を完全に回避する。
板上の絶縁膜の上に形成されてなる第１の導電膜と、前
記第１の導電膜の側面に当接し、前記第１の導電膜表面
より上方に突出したサイドウォール形の第２の導電膜か
らなる円筒型スタックトキャパシタ構造の半導体記憶装
置において、第１の導電膜の底部と前記絶縁膜との間に
前記第１の導電膜の側面端部から所定の間隙が形成さ
れ、且つ、前記第２の導電膜の前記上方に突出する側と
反対側の端部領域が前記間隙内を横方向に延在したこと
により、前記従来例に比して大幅な接触面積の増大を達
成するとともに、第２の導電膜はくさび形に半導体上表
面と当接して係合し、サイドウォール形の第２の導電膜
と半導体上表面との密着性が向上し、後工程において歩
留向上のため一般に行われる容量絶縁膜形成直前の洗浄
や軽いシリコン酸化膜エッチング等の前処理時にサイド
ウォール形の第２の導電膜が剥がれ落ちるのを確実に防
止するため、歩留低下を完全に回避する。
【００２１】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２２】
【実施形態１】図１は、本発明の一実施形態に係る半導
体記憶装置のキャパシタ構造を示す断面図である。
体記憶装置のキャパシタ構造を示す断面図である。
【００２３】図１において、１０１はシリコン基板、１
０２は絶縁膜、１０３はキャパシタの蓄積電極の主とな
る部分を形成する多結晶シリコン（「第１の導電膜」と
もいう）、１０４は蓄積電極の一部を担い多結晶シリコ
ン１０３と電気的に接続されているサイドウォール形の
多結晶シリコン（「第２の導電膜」ともいう）、１０５
は容量絶縁膜、１０６はプレート電極を形成する多結晶
シリコンである。
０２は絶縁膜、１０３はキャパシタの蓄積電極の主とな
る部分を形成する多結晶シリコン（「第１の導電膜」と
もいう）、１０４は蓄積電極の一部を担い多結晶シリコ
ン１０３と電気的に接続されているサイドウォール形の
多結晶シリコン（「第２の導電膜」ともいう）、１０５
は容量絶縁膜、１０６はプレート電極を形成する多結晶
シリコンである。
【００２４】図１を参照して、サイドウォール形の多結
晶シリコン１０４は、多結晶シリコン１０３上表面より
突出し、多結晶シリコン１０３の底面の一部にまで延在
されている。
晶シリコン１０４は、多結晶シリコン１０３上表面より
突出し、多結晶シリコン１０３の底面の一部にまで延在
されている。
【００２５】図２乃至図４を参照して、本発明の一実施
形態に係る半導体記憶装置の製造方法を以下に説明す
る。図２（Ａ）乃至図４（Ｇ）には、本発明の一実施形
態に係る半導体記憶装置の製造工程を工程順に説明する
ための断面図が示されている。
形態に係る半導体記憶装置の製造方法を以下に説明す
る。図２（Ａ）乃至図４（Ｇ）には、本発明の一実施形
態に係る半導体記憶装置の製造工程を工程順に説明する
ための断面図が示されている。
【００２６】Ｐ型シリコン基板２０１の主表面にシリコ
ン酸化膜からなる素子分離領域２０２とＭＯＳ型トラン
ジスタを形成し、図２（Ａ）に示すような構成を得る。
図２（Ａ）を参照して、ＭＯＳ型トランジスタは、Ｎ型
拡散層よりなるソース領域２０３ａ及びドレイン領域２
０３ｂと、シリコン酸化膜からなるゲート酸化膜２０４
と、リン（Ｐ）ドープされた多結晶シリコンからなるゲ
ート電極２０５と、から構成されている。
ン酸化膜からなる素子分離領域２０２とＭＯＳ型トラン
ジスタを形成し、図２（Ａ）に示すような構成を得る。
図２（Ａ）を参照して、ＭＯＳ型トランジスタは、Ｎ型
拡散層よりなるソース領域２０３ａ及びドレイン領域２
０３ｂと、シリコン酸化膜からなるゲート酸化膜２０４
と、リン（Ｐ）ドープされた多結晶シリコンからなるゲ
ート電極２０５と、から構成されている。
【００２７】ついで、基板表面を、第１及び第２の絶縁
膜２０６、２０７でこの順に覆い、更に後に形成するメ
モリセルキャパシタの蓄積電極と、トランジスタのソー
ス領域２０３ａと、を電気的に接続するためのコンタク
ト孔２０８を開する（図２（Ｂ）参照）。図２（Ｂ）に
おいて、第１の絶縁膜２０６は、例えばシリコン酸化膜
とＢＰＳＧ膜の２層膜で構成し、必要に応じて平坦化を
行っても良い。また、第２の絶縁膜２０７は、例えば膜
厚３５０ｎｍのシリコン窒化膜で構成される。
膜２０６、２０７でこの順に覆い、更に後に形成するメ
モリセルキャパシタの蓄積電極と、トランジスタのソー
ス領域２０３ａと、を電気的に接続するためのコンタク
ト孔２０８を開する（図２（Ｂ）参照）。図２（Ｂ）に
おいて、第１の絶縁膜２０６は、例えばシリコン酸化膜
とＢＰＳＧ膜の２層膜で構成し、必要に応じて平坦化を
行っても良い。また、第２の絶縁膜２０７は、例えば膜
厚３５０ｎｍのシリコン窒化膜で構成される。
【００２８】その後、例えば膜厚５０ｎｍのリンドープ
された多結晶シリコン膜２０９、及び例えば膜厚５００
ｎｍのシリコン酸化膜２１０を順次成膜し、多結晶シリ
コン膜２０９が、メモリセルキャパシタの蓄積電極の主
部分となるように多結晶シリコン膜２０９及びシリコン
酸化膜２１０を所望のパターンにパターニングする（図
２（Ｃ）参照）。ここで、シリコン酸化膜２１０の膜厚
は、後に形成されるメモリセルキャパシタの蓄積電極の
一部を担うサイドウォールの高さを決定する。
された多結晶シリコン膜２０９、及び例えば膜厚５００
ｎｍのシリコン酸化膜２１０を順次成膜し、多結晶シリ
コン膜２０９が、メモリセルキャパシタの蓄積電極の主
部分となるように多結晶シリコン膜２０９及びシリコン
酸化膜２１０を所望のパターンにパターニングする（図
２（Ｃ）参照）。ここで、シリコン酸化膜２１０の膜厚
は、後に形成されるメモリセルキャパシタの蓄積電極の
一部を担うサイドウォールの高さを決定する。
【００２９】次に、第２の絶縁膜（シリコン窒化膜）２
０７の表面に露出した部分を１５０ｎｍ程度等方性エッ
チングを行い、メモリセルキャパシタの蓄積電極の主部
分となる多結晶シリコン膜２０９の底面の一部（多結晶
シリコン膜２０９の底面端部から所定領域）の下に空間
（間隙、「ノッチ」ともいう）を設ける。
０７の表面に露出した部分を１５０ｎｍ程度等方性エッ
チングを行い、メモリセルキャパシタの蓄積電極の主部
分となる多結晶シリコン膜２０９の底面の一部（多結晶
シリコン膜２０９の底面端部から所定領域）の下に空間
（間隙、「ノッチ」ともいう）を設ける。
【００３０】ここで、先の等方性エッチングの後にも残
っている、一部薄くなった第２の絶縁膜（シリコン窒化
膜）２０７は、後のシリコン酸化膜２１０を除去する際
のエッチングストッパーとして働く。
っている、一部薄くなった第２の絶縁膜（シリコン窒化
膜）２０７は、後のシリコン酸化膜２１０を除去する際
のエッチングストッパーとして働く。
【００３１】その後、例えば厚さ１００ｎｍのリンドー
プされた多結晶シリコン膜２１１で半導体表面を覆うと
同時に、多結晶シリコン膜２０９の底面の端部の直下に
設けられた空間（間隙）を埋め込み、図３（Ｄ）に示す
ような構成を得る。
プされた多結晶シリコン膜２１１で半導体表面を覆うと
同時に、多結晶シリコン膜２０９の底面の端部の直下に
設けられた空間（間隙）を埋め込み、図３（Ｄ）に示す
ような構成を得る。
【００３２】ついで、多結晶シリコン膜２１１を異方性
エッチバックして、メモリセルキャパシタの蓄積電極の
一部を担い、メモリセルキャパシタの蓄積電極の主部分
となる多結晶シリコン２０９と電気的に接続され、多結
晶シリコン２０９の表面より上方に突出し、かつ多結晶
シリコン２０９の底面の一部にまで延在したサイドウォ
ール形の多結晶シリコン２１１′を形成し、さらに一部
薄くなっている第２の絶縁膜（シリコン窒化膜）２０７
をエッチングストッパーとして、シリコン酸化膜２１０
を除去する（図３（Ｅ）参照）。
エッチバックして、メモリセルキャパシタの蓄積電極の
一部を担い、メモリセルキャパシタの蓄積電極の主部分
となる多結晶シリコン２０９と電気的に接続され、多結
晶シリコン２０９の表面より上方に突出し、かつ多結晶
シリコン２０９の底面の一部にまで延在したサイドウォ
ール形の多結晶シリコン２１１′を形成し、さらに一部
薄くなっている第２の絶縁膜（シリコン窒化膜）２０７
をエッチングストッパーとして、シリコン酸化膜２１０
を除去する（図３（Ｅ）参照）。
【００３３】その後、容量絶縁膜２１２及びメモリセル
キャパシタのプレート電極となるリンドープされた多結
晶シリコン２１３を成膜し所望のパターンにパターニン
グし（図４（Ｆ）参照）、次に層間絶縁膜２１４を形成
し、トランジスタのドレイン領域２０３ｂにコンタクト
孔２１５を開口し、さらにディジット線２１６を形成し
て、本発明の第１の実施形態に係る半導体記憶装置が得
られる（図４（Ｇ）参照）。
キャパシタのプレート電極となるリンドープされた多結
晶シリコン２１３を成膜し所望のパターンにパターニン
グし（図４（Ｆ）参照）、次に層間絶縁膜２１４を形成
し、トランジスタのドレイン領域２０３ｂにコンタクト
孔２１５を開口し、さらにディジット線２１６を形成し
て、本発明の第１の実施形態に係る半導体記憶装置が得
られる（図４（Ｇ）参照）。
【００３４】
【実施形態２】次に、図５を参照して本発明の第２の実
施形態について説明する。
施形態について説明する。
【００３５】本実施形態においては、前記第１の実施形
態の製造方法と同様の方法で、図２（Ｃ）に示す構成を
得た後、第２の絶縁膜（シリコン窒化膜、膜厚３５０ｎ
ｍ）２０７の表面に露出した部分を、後に成膜される多
結晶シリコン膜２２１の膜厚の２．１倍以上から第２の
絶縁膜２０７の膜厚未満の膜厚分（例えば、３００ｎｍ
程度）だけ等方性エッチングを行い、メモリセルキャパ
シタの蓄積電極の主部分となる多結晶シリコン膜２０９
の底面の一部の下に、前記第１の実施形態と比較して、
大きな空間（間隙、「ノッチ」ともいう）を設ける。
態の製造方法と同様の方法で、図２（Ｃ）に示す構成を
得た後、第２の絶縁膜（シリコン窒化膜、膜厚３５０ｎ
ｍ）２０７の表面に露出した部分を、後に成膜される多
結晶シリコン膜２２１の膜厚の２．１倍以上から第２の
絶縁膜２０７の膜厚未満の膜厚分（例えば、３００ｎｍ
程度）だけ等方性エッチングを行い、メモリセルキャパ
シタの蓄積電極の主部分となる多結晶シリコン膜２０９
の底面の一部の下に、前記第１の実施形態と比較して、
大きな空間（間隙、「ノッチ」ともいう）を設ける。
【００３６】その後、例えば厚さ１００ｎｍのリンドー
プされた多結晶シリコン膜２２１を成膜すると、多結晶
シリコン膜２２１がその空間（ノッチ）部で横方向に窪
んだ形状となる（図５（Ｈ）参照）。
プされた多結晶シリコン膜２２１を成膜すると、多結晶
シリコン膜２２１がその空間（ノッチ）部で横方向に窪
んだ形状となる（図５（Ｈ）参照）。
【００３７】ついで、多結晶シリコン膜２２１を異方性
エッチバックして、メモリセルキャパシタの蓄積電極の
主部分となる多結晶シリコン２０９と電気的に接続さ
れ、多結晶シリコン２０９の表面より上方に突出し、多
結晶シリコン２０９の底面の一部にまで延在し、かつ多
結晶シリコン２０９の底面の一部において横方向に窪ん
だ形状を有するサイドウォール形のメモリセルキャパシ
タの蓄積電極の一部を担う多結晶シリコン２２１′を形
成する。次いで、一部薄くなっている第２の絶縁膜（シ
リコン窒化膜）２０７をエッチングストッパーとして、
シリコン酸化膜２１０を除去して、図５（Ｉ）に示す構
成を得る。
エッチバックして、メモリセルキャパシタの蓄積電極の
主部分となる多結晶シリコン２０９と電気的に接続さ
れ、多結晶シリコン２０９の表面より上方に突出し、多
結晶シリコン２０９の底面の一部にまで延在し、かつ多
結晶シリコン２０９の底面の一部において横方向に窪ん
だ形状を有するサイドウォール形のメモリセルキャパシ
タの蓄積電極の一部を担う多結晶シリコン２２１′を形
成する。次いで、一部薄くなっている第２の絶縁膜（シ
リコン窒化膜）２０７をエッチングストッパーとして、
シリコン酸化膜２１０を除去して、図５（Ｉ）に示す構
成を得る。
【００３８】その後、容量絶縁膜２１２を形成以降、前
記第１の実施形態の製造方法と同様の工程を経て、本発
明の第２の実施形態に係る半導体記憶装置が得られる
（図５（Ｊ）参照）。
記第１の実施形態の製造方法と同様の工程を経て、本発
明の第２の実施形態に係る半導体記憶装置が得られる
（図５（Ｊ）参照）。
【００３９】本実施形態によれば、メモリセルキャパシ
タの蓄積電極を形成するサイドウォール形の多結晶シリ
コン２２１′（第２の導電膜）は、蓄積電極を形成する
多結晶シリコン２０９（第１の導電膜）の底面の一部ま
で延在し、かつ第１の導電膜の上表面より突出した部分
を持ち、さらに第１の導電膜の底面の一部において横方
向に窪んだ形状（リセス）を有するような構成としたこ
とにより、第２の導電膜（多結晶シリコン２２１′）の
表面積は、前記第１の実施形態における第２の導電膜
（多結晶シリコン２１１′）の表面積より、横方向に窪
んだ部分の表面積だけ増すことになるので、前記第１の
実施形態よりもキャパシタ容量が増加する。
タの蓄積電極を形成するサイドウォール形の多結晶シリ
コン２２１′（第２の導電膜）は、蓄積電極を形成する
多結晶シリコン２０９（第１の導電膜）の底面の一部ま
で延在し、かつ第１の導電膜の上表面より突出した部分
を持ち、さらに第１の導電膜の底面の一部において横方
向に窪んだ形状（リセス）を有するような構成としたこ
とにより、第２の導電膜（多結晶シリコン２２１′）の
表面積は、前記第１の実施形態における第２の導電膜
（多結晶シリコン２１１′）の表面積より、横方向に窪
んだ部分の表面積だけ増すことになるので、前記第１の
実施形態よりもキャパシタ容量が増加する。
【００４０】以上説明したように、本発明の実施形態に
係る半導体記憶装置は、半導体基板上の絶縁膜と、該絶
縁膜内に半導体基板に達するように形成されたコンタク
ト孔と、少なくともそのコンタクト孔を覆うように形成
されメモリセルキャパシタの蓄積電極の一部をなす第１
の導電膜と、その第１の導電膜の底面の一部まで延在
し、かつその第１の導電膜の上表面より突出した部分を
持つ、メモリセルキャパシタの蓄積電極の一部をなすサ
イドウォール形の第２の導電膜を有するような構成とし
たことにより、一定のサイドウォール高において、より
大きなメモリセル容量を得ようとするために第１の導電
膜を薄膜化した場合においても、サイドウォール形の第
２の導電膜の半導体上表面との接触面積の減少量が少な
い。
係る半導体記憶装置は、半導体基板上の絶縁膜と、該絶
縁膜内に半導体基板に達するように形成されたコンタク
ト孔と、少なくともそのコンタクト孔を覆うように形成
されメモリセルキャパシタの蓄積電極の一部をなす第１
の導電膜と、その第１の導電膜の底面の一部まで延在
し、かつその第１の導電膜の上表面より突出した部分を
持つ、メモリセルキャパシタの蓄積電極の一部をなすサ
イドウォール形の第２の導電膜を有するような構成とし
たことにより、一定のサイドウォール高において、より
大きなメモリセル容量を得ようとするために第１の導電
膜を薄膜化した場合においても、サイドウォール形の第
２の導電膜の半導体上表面との接触面積の減少量が少な
い。
【００４１】例えば、前記第１の実施形態における接触
面積（Ｓaとする）と、前記従来例２において、第１及
び第２の導電膜を前記第１の実施形態と同じ膜厚にした
際のサイドウォール形の第２の導電膜の半導体上表面と
の接触面積（Ｓbとする)とを比較した時、Ｓa＝２．７
×Ｓbとなる。
面積（Ｓaとする）と、前記従来例２において、第１及
び第２の導電膜を前記第１の実施形態と同じ膜厚にした
際のサイドウォール形の第２の導電膜の半導体上表面と
の接触面積（Ｓbとする)とを比較した時、Ｓa＝２．７
×Ｓbとなる。
【００４２】また、サイドウォール形の第２の導電膜
は、くさび形にて半導体上表面と係合している。
は、くさび形にて半導体上表面と係合している。
【００４３】その結果、本発明の前記実施形態に係る半
導体記憶装置は、サイドウォール形の第２の導電膜と半
導体上表面との密着性が向上し、後工程において歩留向
上のため一般に行われる容量絶縁膜形成直前の洗浄や軽
いシリコン酸化膜エッチング等の前処理時において、サ
イドウォール形の第２の導電膜が剥がれ落ちることが回
避されるため、歩留低下を抑止している。
導体記憶装置は、サイドウォール形の第２の導電膜と半
導体上表面との密着性が向上し、後工程において歩留向
上のため一般に行われる容量絶縁膜形成直前の洗浄や軽
いシリコン酸化膜エッチング等の前処理時において、サ
イドウォール形の第２の導電膜が剥がれ落ちることが回
避されるため、歩留低下を抑止している。
【００４４】更に、本発明の前記第２の実施形態によれ
ば、第２の導電膜の表面積は、前記第１の実施形態にお
ける第２の導電膜の表面積より、横方向に窪んだ部分の
表面積だけ増すことになり、前記第１の実施形態よりキ
ャパシタ容量が増加する。
ば、第２の導電膜の表面積は、前記第１の実施形態にお
ける第２の導電膜の表面積より、横方向に窪んだ部分の
表面積だけ増すことになり、前記第１の実施形態よりキ
ャパシタ容量が増加する。
【００４５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、一定のサイドウォール高において、より大き
なメモリセル容量を得ようとするために、第１の導電膜
を薄膜化した場合においても、サイドウォール形の第２
の導電膜の半導体上表面との接触面積の減少量が低減さ
れ、前記従来例に比して数倍の接触面積を確保すること
ができる。また、本発明によれば、サイドウォール形の
第２の導電膜は、くさび形に半導体上表面と接し、これ
の要因により、本発明の半導体記憶装置は、サイドウォ
ール形の第２の導電膜と半導体上表面との密着性が向上
し、後工程において歩留向上のため一般に行われる容量
絶縁膜形成直前の洗浄や軽いシリコン酸化膜エッチング
等の前処理時にサイドウォール形の第２の導電膜が剥が
れ落ちるのを防止するため、歩留低下を完全に回避する
という効果を有する。
憶装置は、一定のサイドウォール高において、より大き
なメモリセル容量を得ようとするために、第１の導電膜
を薄膜化した場合においても、サイドウォール形の第２
の導電膜の半導体上表面との接触面積の減少量が低減さ
れ、前記従来例に比して数倍の接触面積を確保すること
ができる。また、本発明によれば、サイドウォール形の
第２の導電膜は、くさび形に半導体上表面と接し、これ
の要因により、本発明の半導体記憶装置は、サイドウォ
ール形の第２の導電膜と半導体上表面との密着性が向上
し、後工程において歩留向上のため一般に行われる容量
絶縁膜形成直前の洗浄や軽いシリコン酸化膜エッチング
等の前処理時にサイドウォール形の第２の導電膜が剥が
れ落ちるのを防止するため、歩留低下を完全に回避する
という効果を有する。
【００４６】さらに、本発明によれば、第２の導電膜
が、第１の導電膜の底面の一部まで延在し、かつ第１の
導電膜の上表面より突出した部分を持ち、さらに第１の
導電膜の底面の一部において横方向に窪んだ形状とした
ことにより、第２の導電膜の表面積は、横方向に窪んだ
部分の表面積だけ増大し、このためさらにキャパシタ容
量が増加するという利点を有する。
が、第１の導電膜の底面の一部まで延在し、かつ第１の
導電膜の上表面より突出した部分を持ち、さらに第１の
導電膜の底面の一部において横方向に窪んだ形状とした
ことにより、第２の導電膜の表面積は、横方向に窪んだ
部分の表面積だけ増大し、このためさらにキャパシタ容
量が増加するという利点を有する。
【図１】本発明の一実施形態に係る半導体記憶装置のキ
ャパシタ構造を説明するための断面図である。
ャパシタ構造を説明するための断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を工程順に説明するための断面
図である。
導体記憶装置の製造方法を工程順に説明するための断面
図である。
【図３】（Ｄ）〜（Ｅ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を工程順に説明するための断面
図である。
導体記憶装置の製造方法を工程順に説明するための断面
図である。
【図４】（Ｆ）〜（Ｇ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を工程順に説明するための断面
図である。
導体記憶装置の製造方法を工程順に説明するための断面
図である。
【図５】（Ｈ）〜（Ｊ）は本発明の別の実施形態に係る
半導体記憶装置の製造方法を工程順に説明するための断
面図である。
半導体記憶装置の製造方法を工程順に説明するための断
面図である。
【図６】従来のスタックトキャパシタ型ＤＲＡＭ（従来
例１）のキャパシタ構造を説明するための断面図であ
る。
例１）のキャパシタ構造を説明するための断面図であ
る。
【図７】従来の別のスタックトキャパシタ型ＤＲＡＭ
（従来例２）のキャパシタ構造を説明するための断面図
である。
（従来例２）のキャパシタ構造を説明するための断面図
である。
１０３，１０４，１０６，２０９，２１１，２１１′，
２２１，２２１′，２１３，３０３，３０４，３０６，
４０３，４０４，４０６ 多結晶シリコン １０２，３０２，４０２ 絶縁膜 １０１，３０１，４０１ シリコン基板 １０５，２１２，３０５，４０５ 容量絶縁膜 ２０１ Ｐ型シリコン基板 ２０２ 素子分離領域 ２０３ａ ソース領域 ２０３ｂ ドレイン領域 ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ 第１の絶縁膜 ２０７ 第２の絶縁膜 ２０８，２１５ コンタクト孔 ２１０ シリコン酸化膜 ２１４ 層間絶縁膜 ２１６ ディジット線
２２１，２２１′，２１３，３０３，３０４，３０６，
４０３，４０４，４０６ 多結晶シリコン １０２，３０２，４０２ 絶縁膜 １０１，３０１，４０１ シリコン基板 １０５，２１２，３０５，４０５ 容量絶縁膜 ２０１ Ｐ型シリコン基板 ２０２ 素子分離領域 ２０３ａ ソース領域 ２０３ｂ ドレイン領域 ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ 第１の絶縁膜 ２０７ 第２の絶縁膜 ２０８，２１５ コンタクト孔 ２１０ シリコン酸化膜 ２１４ 層間絶縁膜 ２１６ ディジット線
Claims (6)
- 【請求項１】半導体基板上の絶縁膜と、 前記絶縁膜内に前記半導体基板に達するように形成され
たコンタクト孔と、 少なくとも該コンタクト孔を覆うように形成されメモリ
セルキャパシタの蓄積電極の一部をなす第１の導電膜
と、 前記第１の導電膜の底面の一部まで延在し、かつ前記第
１の導電膜の上表面より上方に突出してなり、前記メモ
リセルキャパシタの蓄積電極の一部をなすサイドウォー
ル形の第２の導電膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記第２の導電膜が、前記第１の導電膜の
底面の一部において、横方向に窪んだ形状を有すること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記絶縁膜が、複数の材質からなる層で構
成されていることを特徴とする請求項１又は請求項２に
記載の半導体記憶装置。 - 【請求項４】前記第１の導電膜及び／又は前記第２の導
電膜が、多結晶シリコンで形成されていることを特徴と
する請求項１又は請求項２に記載の半導体記憶装置。 - 【請求項５】蓄積電極部が、半導体基板上の絶縁膜の上
に形成されてなる第１の導電膜と、前記第１の導電膜の
側面に当接し、前記第１の導電膜表面より上方に突出し
たサイドウォール形の第２の導電膜からなる円筒型スタ
ックトキャパシタ構造の半導体記憶装置において、 前記第１の導電膜と前記絶縁膜との間に前記第１の導電
膜の底面端部から所定の間隙が形成され、且つ、前記第
２の導電膜の前記上方に突出する側と反対側の端部領域
が前記間隙と係合するような具合に横方向に延在されて
いることを特徴する半導体記憶装置。 - 【請求項６】前記第２の導電膜の前記上方に突出する側
と反対側の端部領域が、前記第１の導電膜の底面直下に
おいて、横方向に所定のリセスを有することを特徴とす
る請求項５に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227092A JP2725652B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体記憶装置 |
| KR1019960033111A KR970013368A (ko) | 1995-08-11 | 1996-08-09 | 스택형 캐패시터 구조의 반도체 메모리 장치와 그 제조 방법 |
| US08/695,410 US5712812A (en) | 1995-08-11 | 1996-08-12 | Semiconductor memory device with stacked capacitor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227092A JP2725652B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955481A JPH0955481A (ja) | 1997-02-25 |
| JP2725652B2 true JP2725652B2 (ja) | 1998-03-11 |
Family
ID=16855372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7227092A Expired - Fee Related JP2725652B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5712812A (ja) |
| JP (1) | JP2725652B2 (ja) |
| KR (1) | KR970013368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921693B2 (en) | 1999-01-22 | 2005-07-26 | Fujitsu Limited | Semiconductor device and process for fabricating the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3287321B2 (ja) | 1998-12-03 | 2002-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100532383B1 (ko) * | 1998-05-26 | 2006-01-27 | 삼성전자주식회사 | 고유전막을 사용하는 반도체장치의 커패시터 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165552A (ja) * | 1989-11-24 | 1991-07-17 | Sony Corp | スタックトキャパシタ型ｄｒａｍとその製造方法 |
| JPH06215564A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
-
1995
- 1995-08-11 JP JP7227092A patent/JP2725652B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-09 KR KR1019960033111A patent/KR970013368A/ko not_active Ceased
- 1996-08-12 US US08/695,410 patent/US5712812A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921693B2 (en) | 1999-01-22 | 2005-07-26 | Fujitsu Limited | Semiconductor device and process for fabricating the same |
| US7157330B2 (en) | 1999-01-22 | 2007-01-02 | Fujitsu Limited | Process for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013368A (ko) | 1997-03-29 |
| JPH0955481A (ja) | 1997-02-25 |
| US5712812A (en) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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