JP2753542B2 - バーコード検出装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、バーコードマークのイメージを光電変換
して読取るのみで、バーコードにデコードする機能は有
していないノン・デコード型バーコードスキャナを備え
たバーコード検出装置に関する。

［発明の概要］ この発明は、上記のようなノン・デコード型バーコー
ドスキャナからの白／黒に対応する２つのレベルのデー
タのレベル変化に基づくバーコードの認識処理を、一般
的なデータ処理用のプロセッサが併せて行うデータ処理
装置において、レベル変化情報のメモリへの展開処理、
エンドマージン検出処理を行う専用回路を設け、エンド
マージンが検出されたことを条件して、メモリに展開さ
れたレベル変化情報に基づくデコード処理をプロセッサ
に指示することにより、プロセッサの負担を軽減し、装
置全体の処理速度のアップ等を図ったものである。

［従来の技術］ 従来、ノン・デコード型バーコードスキャナを備えた
電子レジスタ等のデータ処理装置では、第３図に示した
ように、ノン・デコード型バーコードスキャナ１により
読取られたバーコードのイメージデータは、入力バッフ
ァ２に格納される。そして、エッジ検出回路４は、クロ
ックジェネレータ３からのサンプリングクロック毎に上
記イメージデータのレベルの変化状況を調べ、レベルが
変化する毎にその変化状況をバー幅カウンタ５に報知し
て、連続する同一レベルの期間におけるサンプリングク
ロックをカウントさせる共に、CPU6に割込みをかける。

この割込みにより、CPU6は、バー幅カウンタ５のカウ
ント値とレベル情報をリードして順次メモリ７に展開す
る。また、CPU6は、メモリ７に展開された前回カウント
値とバー幅カウンタ５による現在のカウント値とを逐次
比較し、その比較結果に基づいてエンドマージンを検出
する。

そして、CPU6は、エンドマージンを検出するまで上記
のような各処理を繰返し、エンドマージンが検出される
ことにより、メモリ７に展開された複数組のカウント値
とレベル情報に基づいてデコード処理を行う。

［発明が解決しようとする課題］ しかし、このようなバーコードの一連の読取り処理が
遅れると、データの読み落としが発生する等のため、CP
U6は当該読取り処理期間中は読取ったバーコードに基く
登録処理等の他の処理を行う時間的余裕がなく、読取処
理のみを行っているのが実情であり、CPU6の使用効率が
悪く、装置全体としての処理速度の低下を招いていた。

これは、CPUの負担が大きくなりすぎることに起因す
るものと考えらる。

従って、CPUで行っていた処理の一部をCPU以外の構成
要素で処理して、CPUの負担を軽減できれば、装置全体
としての処理速度の低下を回避できるであろうことは推
測できるが、デコード処理等のCPUの処理に適した処理
までも他の構成要素で処理したのでは、処理速度の低下
の回避と、構成要素の追加に伴うコストアップとのバラ
ンス等の点で問題が残る。

してみれば、カウント値とレベル情報のメモリへの展
開処理、エンドマージン検出処理といった他の構成要素
で処理した方が処理速度も速くコストアップにならない
と考えられる処理については、CPU以外の構成要素によ
り行えるようにするということが新規な技術的課題とな
ってくる。

この発明の課題は、CPU（プロセッサ）以外の構成要
素により、デコード対象データのメモリへの展開とエン
ドマージン検出ができるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

スキャナａ（第１図のブロック図を参照、以下同じ）
は、走査されたバーコードのイメージを白／黒に対応す
る２つのレベルのデータとして読取る。

検出回路ｂは、スキャナａからのデータのレベル変化
状況を所定周期のクロックのタイミングで検出する。

カウンタｃは、検出回路ｂにより次のレベル変化が検
出されるまでカウントする。

転送制御回路ｄは、カウンタｃによる各カウント値を
バッファリングした後、所定メモリに順次DMA転送す
る。

指示回路ｅは、転送制御回路ｄによりバッファリング
された前回のカウント値と上記カウンタの現在カウント
値とを順次比較し、前回のカウント値に対する現在のカ
ウント値が所定の比率以上になったとき、エンドマージ
ン検出信号を出力して、所定メモリにDMA転送された各
カウント値をバーコードデータにデコードするよう指示
する。

［作 用］ この発明の手段の作用は次の通りである。

今、スキャナａによりバーコードマークがスキャンさ
れている最中であり、バーコードマークの“白”に対応
する“0"ボルトの電圧信号と、“黒”に対応する“5"ボ
ルトの電圧信号からなる２値データが連続的に入力され
ているものとする。

すると、検出回路ｂは、スキャナａからのデータのレ
ベル変化状況を所定周期のクロックのタイミングで検出
し、カウンタｃに出力する。

カウンタｃは、検出回路ｂにより次のレベル変化が検
出されるまで、すなわち、同一レベルの読取りデータが
連続している間カウントする。従って、次のレベル変化
（“0"ボルト→“5"ボルト、或いは“5"ボルト→“0"ボ
ルト）が検出された時点でのカウンタｃのカウント値
は、バーコードマークの“白バー”、“黒バー”の各幅
に対応していることとなる。

一方、転送制御回路ｄは、検出回路ｂにより次のレベ
ル変化が検出されたときは、その時点でのカウンタｃに
よる上記カウント値を、１本前のバーの幅に対応する前
回のカウント値としてバッファリングした後、所定メモ
リにDMA転送する。

そして、指示回路ｅは、バッファリングされた前回の
カウント値と、カウンタｃにて現在カウントアップ中の
現時点でのカウント値とを、例えば所定周期のクロック
のタイミングで順次比較する。この比較の結果、前回の
カウント値に対する現時点でのカウント値が所定の比率
以上（この比率は、例えば、規格化されたバーコードの
白バー、黒バーの最小幅、最大幅等を考慮したものであ
る）になったとき、すなわち、前回のバー幅に対する現
在読取り中の連続する“白”、又は“黒”の読取り幅が
所定の比率以上になったとき、エンドマージン検出信号
をプロセッサ等に出力して、所定メモリにDMA転送され
た各バー幅に対応する各カウント値を、バーコードデー
タにデコードするようプロセッサ等に指示する。

従って、プロセッサ以外の構成要素により、デコード
対象データのメモリへの展開とエンドマージン検出がで
きる。

［実施例］ 以下、一実施例を第２図を参照しながら説明する。

第２図は、バーコードスキャナ用のインタフェース回
路のブロック構成図であり、ノン・デコード型バーコー
ドスキャナ１、入力バッファ２を有し、スタートマージ
ン検出機能、データ展開機能、エンドマージン検出機能
を備えており、スタートマージンが検出された後、実質
的なデータ展開処理とエンドマージン検出処理が同時並
行的に実行されるよう構成されている。

スタートマージン検出処理は、レベル検出回路８、ス
タートマージン・カウンタ９、スタートマージン・レジ
スタ10、および第１コンパレータ11により実行される。

データ展開処理は、エッジ検出回路４、バー幅カウン
タ５、メモリ７、ラッチ12、DMAコントロールロジック
回路13、DMAコントローラ14により実行される。

エンドマージン検出処理は、エッジ検出回路４、バー
幅カウンタ５、ラッチ12、エンドマージン・レジスタ1
5、倍率器16、第２コンパレータ17により実行される。

なお、図示したCPU6は、後述のデコード処理の他、各
種の処理を行う汎用CPUである。また、クロックジェネ
レータ３は、上記全ての処理において活用されるが、CP
U6の基本クロックとしては活用されず、図示省略したが
CPU6用のクロックジェネレータは別に設けられている。

上記ノン・デコード型バーコードスキャナ１は、イメ
ージを光学的に読取り、光電変換して、“High（以下
“H"と略す）”レベル、“Low（以下“L"と略す）”レ
ベルの２値データとして入力するのみで、このスキャナ
自体は、読取ったバーコードのイメージデータをデコー
ドする機能は有していない。

入力バッファ２は、ノン・デコード型バーコードスキ
ャナ１からの２値データのレベルを所定レベルに補正し
て緩衝記憶し、エッジ検出回路４とレベル検出回路８に
出力する。

クロックジェネレータ３は、CPU6の基本クロックより
も高周波のクロックを発生し、エッジ検出回路４、バー
幅カウンタ５、レベル検出回路８、スタートマージン・
カウンタ９に出力する。

エッジ検出回路４は、入力バッファ２を介して入力さ
れたイメージデータを、クロックジェネレータ３からの
クロックに基づいてサンプリングしてデータのレベル変
化（“H"→“L"、又は“L"→“H"）を判別し、レベル変
化した場合には、その変化後のデータ（“H"、又は
“L"）を、バー幅カウンタ５にはリセット信号として出
力し、ラッチ12にはラッチ信号として出力し、DMAコン
トロールロジック回路13には、DMA転送開始信号として
出力する。

バー幅カウンタ５は、エッジ検出回路４から次のリセ
ット信号が入力されるまでの間、クロックジェネレータ
３からのクロックをカウントする。

レベル検出回路８は、入力バッファ２を介して入力さ
れたイメージデータを、クロックジェネレータ３からの
クロックに基づいてサンプリングし、そのサンプリング
データのレベルを検出する。

スタートマージン・カウンタ９は、レベル検出回路８
により“白”に対応する“L"レベルが検出されている間
だけ、クロックジェネレータ３からのクロックをカウン
トし、そのカウント値を順次第１コンパレータ11に出力
する。

スタートマージン・レジスタ10には、ノン・デコード
型バーコードスキャナ１が本インタフェース回路に接続
された際、CPU6により、スタートマージンの最小値がセ
ットされる。なお、この最小値は、ノン・デコード型バ
ーコードスキャナ１のスキャニング速度、バーコードの
規格化された各バー間の幅（白の部分）を考慮して算出
されたものである。

第１コンパレータ11は、スタートマージン・カウンタ
９からのカウント値と、スタートマージン・レジスタ10
内の最小値とを比較し、カウント値が最小値に一致した
時点でスタートマージン検出信号をDMAコントロールロ
ジック回路13に出力する。

ラッチ12は、レベル検出回路８にて検出された“H"、
または“L"のレベル情報をラッチする。また、ラッチ12
は、エッジ検出回路４からのラッチ信号に基づいて、バ
ー幅カウンタ５内のその時点でのカウント値を、後述の
オーバーラン・フラグと共にラッチする。この際、バー
幅カウンタ５では、上記カウント値がラッチされた後、
直ちに上記リセット信号に基づいてリセットされ、次の
カウントアップが開始される。従って、ラッチ12には、
前回の１本の“白”または“黒”のバーに対応するレベ
ル情報とカウント値とオーバーラン・フラグとがラッチ
されることとなる。

DMAコントロールロジック回路13は、エッジ検出回路
４からのDMA転送開始信号に基づいて、DMAコントローラ
14によるDMA転送処理を管理する。

DMAコントローラ14は、DMAコントロールロジック回路
13を介して、ラッチ12からメモリ７へのDMA転送処理を
制御する。

エンドマージン・レジスタ15には、ノン・デコード型
バーコードスキャナ１が、本インタフェース回路に接続
された際、CPU6により、所定の比率がセットされる。こ
の比率は、バーコードのスペース（白）／マーク（黒）
の最小、最大の比率となっている。すなわち、スペース
（白）／マーク（黒）の最小、最大の比率という相対的
な比率を用いることにより、スキャニング速度の影響を
受けずにエンドマージンを検出できるようになってい
る。

倍率器16は、ラッチ12にラッチされた前回のカウント
値と、エンドマージン・レジスタ15にセットされた比率
とを乗算して変倍し、その変倍値をコンパレータ17に出
力する。

コンパレータ17は、倍率器16からの変倍された前回の
カウント値と、バー幅カウンタ５からの現在カウントア
ップ中のカウント値とを順次比較する。そして、現在の
カウント値が前回のカウント値と一致したときは、CPU6
の割込み端子にエンドマージン検出信号を出力する。

次に、データ展開動作を詳細に説明する。

このデータ展開動作は、実質的には、第１コンパレー
タ11からスタートマーシジン検出信号が出力された後に
行われる。

すなわち、スキャナ１によりバーコードマークがスキ
ャンされると、レベル検出回路８、スタートマージン・
カウンタ９、スタートマージン・レジスタ10、第１コン
パレータ11によるスタートマージン検出動作が開始され
る。このスタートマージン検出動作と並行して、エッジ
検出回路４からのデータに基づくバー幅カウンタ５によ
るカウント動作、ラッチ12によるラッチ動作も行われる
が、DMAコントロールロジック回路13は、スタートマー
シジン検出信号が検出されるまでの間は、ラッチ12から
のデータ読出しを行わず、DMA転送動作、及びエンドマ
ージン検出動作は実行されない。

そして、スタートマーシジン検出信号が検出された後
は、DMAコントロールロジック回路13は、エッジ検出回
路４からDMA転送開始タイミング信号が入力される毎
に、DMAコントローラ14に対してDMAリクエスト信号を出
力する。

すると、DMAコントローラ14は、DMAコントロールロジ
ック回路13に対してアクノリッジ信号を出力した後、ラ
ッチ12内のデータをメモリ７にDMA転送する。

このとき、DMAコントロールロジック回路13は、DMAリ
クエストをディスエーブル状態にし、DMA転送終了前に
ラッチ12がデータを受取った場合には、オーバーラン・
フラグをセットし、DMA転送終了前にデータを受取らな
かった場合には、オーバーラン・フラグをリセットす
る。すなわち、オーバーラン・フラグはデータの取り零
しの有無を示している。このオーバーラン・フラグの活
用の仕方については後述する。

このようなDMA転送により、メモリへのデータ展開処
理をCPU6が行う必要はなくなる。

次に、エンドマージンの検出動作を詳細に説明する。

今、ラッチ12には、前回読取った１単位のバーコード
マーク中の１つのバー｛スペース（白）バー、黒バー｝
の幅に対応するカウント値等がラッチされ、第１コンパ
レータ11からはスタートマージン検出信号が既に出力さ
れ、ラッチ12からのデータ読出しが可能になっているも
のとする。

この場合、ラッチ12にラッチされた上記の前回カウン
ト値は、倍率器16にも出力される。

すると、倍率器16は、この前回カウント値とエンドマ
ージン・レジスタ15内の比率とを乗算し、この乗算値を
第２コンパレータ17に出力する。

第２コンパレータ17は、この乗算値と、クロックに基
いてバー幅カウンタ５から順次転送されてくる現在カウ
ントアップ中のカウント値とを、順次比較する。すなわ
ち、第２コンパレータ17は、エッジ検出回路４による次
のエッジ検出があるまでは固定値となっている。ラッチ
12内の前回の１本のバーに対応するカウント値を変倍し
た上記乗算値と、１本のバーに対応して現在カウントア
ップされているバー幅カウンタ５からの各カウント値と
の比較を、各クロックに同期して順次行う。

そして、第２コンパレータ17は、現在のカウント値が
順次カウントアップされて上記乗算値に一致したとき
は、エンドマージンエリアのスキャンに入ったものとし
て、エンドマージン検出信号をCPU6の割込端子に出力す
る。

このように、エンドマージン検出処理についても専用
回路のみで行われ、CPU6は一切関与しない。

なお、CPU6は、エンドマージン検出信号が入力される
と、メモリ７にDMA転送されたデータに基づいてデコー
ド処理を行い、上記のオーバーラン・フラグ等に基づい
て正常な読取りを確認し、１単位のバーコードの読取処
理を停止する。もし、ここで、正常な読取りが行われて
いない、すなわち、エンドマージン検出が不当であった
としても、上記のメモリ展開処理やエンドマージン検出
処理は継続されているため、次のエンドマージン検出を
待って、１単位のバーコードの読取処理の停止／続行を
決定することができる。

以上説明したように、クロックに同期して順次行う必
要のある非常に高速性を要求されるスタートマージン検
出処理、メモリ展開処理、エンドマージン検出処理は、
それぞれCPU6とは別の回路群により実行されるので、CP
U6は、エンドマージンが検出されるまでは何も処理を行
う必要がなく、CPUの負担が大巾に軽減される。

［発明の効果］ この発明によれば、CPU（プロセッサ）以外の構成要
素により、デコード対象データのメモリへの展開とエン
ドマージン検出ができ、バーコード読取りに関するプロ
セッサの負担が軽くなるので、プロセッサはより多くの
データ処理を実行でき、装置全体としての処理速度を高
めることが可能となる。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は実施例のブロッ
ク構成図、第３図は従来技術を示すブロック構成図であ
る。 １……ノン・デコード型バーコードスキャナ、３……ク
ロックジェネレータ、４……エッジ検出回路、５……バ
ー幅カウンタ、７……メモリ、12……ラッチ、13……DM
Aコントロールロジック回路、14……DMAコントローラ、
15……エンドマージンレジスタ、16……倍率器、17……
第２コンパレータ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】走査されたバーコードのイメージを白／黒
   に対応する２つのレベルのデータとして読取るスキャナ
   と、 このスキャナからのデータのレベル変化状況を所定周期
   のクロックのタイミングで検出する検出回路と、 この検出回路により次のレベル変化が検出されるまでカ
   ウントするカウンタと、 このカウンタによる各カウント値をバッファリングした
   後、所定メモリに順次DMA転送する転送制御回路と、 この転送制御回路によりバッファリングされた前回のカ
   ウント値と上記カウンタの現在カウント値とを順次比較
   し、前回のカウント値に対する現在のカウント値が所定
   の比率以上になったとき、エンドマージン検出信号を出
   力して、所定メモリにDMA転送された各カウント値をバ
   ーコードデータにデコードするよう指示する指示回路
   と、 を備えたことを特徴とするバーコード検出装置。