JP2762581B2 - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
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- JP2762581B2 JP2762581B2 JP1174601A JP17460189A JP2762581B2 JP 2762581 B2 JP2762581 B2 JP 2762581B2 JP 1174601 A JP1174601 A JP 1174601A JP 17460189 A JP17460189 A JP 17460189A JP 2762581 B2 JP2762581 B2 JP 2762581B2
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- Japan
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- drain
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- zener diode
- effect transistor
- gate
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート電界効果トランジスタに関し、特
に、電力用のスイッチング用トランジスタに関する。
に、電力用のスイッチング用トランジスタに関する。
現在、電力用絶縁ゲート電界効果トランジスタ（以下
パワーMOSFETと記す）は、高速性と熱暴走しにくいこと
などからモーター・アクチュエーター，リレーなど、コ
イルを負荷として使われている。特にバイポーラートラ
ンジスタに比べて多数キャリアで動作するパワーMOSFET
は、発熱するとオン抵抗が上がり、ドレイン電流を減ら
すためチップの一部に発熱が集中しにくく、熱暴走しに
くい。ところがパワーMOSFETはオン時の動作は多数キャ
リア動作のため熱暴走しにくいが、コイル負荷でオフす
る際に発生するコイルの逆起電力サージが特に問題とな
っている。
パワーMOSFETと記す）は、高速性と熱暴走しにくいこと
などからモーター・アクチュエーター，リレーなど、コ
イルを負荷として使われている。特にバイポーラートラ
ンジスタに比べて多数キャリアで動作するパワーMOSFET
は、発熱するとオン抵抗が上がり、ドレイン電流を減ら
すためチップの一部に発熱が集中しにくく、熱暴走しに
くい。ところがパワーMOSFETはオン時の動作は多数キャ
リア動作のため熱暴走しにくいが、コイル負荷でオフす
る際に発生するコイルの逆起電力サージが特に問題とな
っている。
第７図は従来のパワーMOSFETを示す半導体チップの断
面図、第８図はコイル負荷駆動時の等価回路図である。
面図、第８図はコイル負荷駆動時の等価回路図である。
DiはＰベース領域５とN-ドレイン領域１間の接合ダイ
オード、TrはＰベース領域，N+ソース領域6,N-ドレイン
領域をそれぞれベース，エミッタ，コレクタとする寄生
トランジスタ、RBは寄生ベース抵抗である。
オード、TrはＰベース領域，N+ソース領域6,N-ドレイン
領域をそれぞれベース，エミッタ，コレクタとする寄生
トランジスタ、RBは寄生ベース抵抗である。
第９図はコイル負荷駆動時の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
最初オンしていたパワーMOSFETがtoffでオフするとコ
イルＬに逆起電力が発生し、ドレイン・ソース間電圧V
DSが急上昇し、ドレイン・ソース間降伏電圧BVDSに至っ
てコイルに蓄積されたエネルギーを放電し始める。この
放電はドレイン・ソース間の降伏電流で行なわれるが、
パワーMOSFETにおいては構造上寄生トランジスタTrがで
きてしまうため、ドレイン・ソース間降伏電流は、寄生
トランジスタTrにも流れてしまう。この電流は寄生トラ
ンジスタTrのベース電位を上昇させいわゆるラッチバッ
クを引きおこし熱暴走に至る。
イルＬに逆起電力が発生し、ドレイン・ソース間電圧V
DSが急上昇し、ドレイン・ソース間降伏電圧BVDSに至っ
てコイルに蓄積されたエネルギーを放電し始める。この
放電はドレイン・ソース間の降伏電流で行なわれるが、
パワーMOSFETにおいては構造上寄生トランジスタTrがで
きてしまうため、ドレイン・ソース間降伏電流は、寄生
トランジスタTrにも流れてしまう。この電流は寄生トラ
ンジスタTrのベース電位を上昇させいわゆるラッチバッ
クを引きおこし熱暴走に至る。
これを防止するため、ドレイン・ソース間にツェナー
ダイオードを入れて放電電流をこのツェナーダイオード
に流すことが行なわれている。
ダイオードを入れて放電電流をこのツェナーダイオード
に流すことが行なわれている。
またバイポーラートランジスタではベース・ドレイン
間にツェナーダイオードを入れてツェナーを降伏させて
ベース電流を流すことでトランジスタをオンさせ放電電
流を流すことが行なわれている。
間にツェナーダイオードを入れてツェナーを降伏させて
ベース電流を流すことでトランジスタをオンさせ放電電
流を流すことが行なわれている。
上述した従来のパワーMOSFETでは、寄生トランジスタ
のラッチバックを防止するためドレイン・ソース間にツ
ェナー・ダイオードを挿入してコイルの放電電流を流し
ていた。このツェナー・ダイオードは大きい放電電流を
流しても、本体の寄生トランジスタの降伏電圧を越えな
いようにするため降伏時の動作抵抗を下げる必要があ
り、必然的に大面積になるという欠点がある。
のラッチバックを防止するためドレイン・ソース間にツ
ェナー・ダイオードを挿入してコイルの放電電流を流し
ていた。このツェナー・ダイオードは大きい放電電流を
流しても、本体の寄生トランジスタの降伏電圧を越えな
いようにするため降伏時の動作抵抗を下げる必要があ
り、必然的に大面積になるという欠点がある。
本発明の縦型絶縁ゲート電界効果トランジスタは、保
護用の双方向ツェナーダイオードをゲート・ソース間及
びドレイン・ゲート間にそれぞれ挿入して縦型絶縁ゲー
ト電界効果トランジスタ本体と同一チップ上に集積して
なるというものである。
護用の双方向ツェナーダイオードをゲート・ソース間及
びドレイン・ゲート間にそれぞれ挿入して縦型絶縁ゲー
ト電界効果トランジスタ本体と同一チップ上に集積して
なるというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの断面
図、第２図は一実施例の等価回路図である。
図、第２図は一実施例の等価回路図である。
ゲート・ソース間には、双方向ツェナーダイオードZ
GS（Ｎ型ポリシリコン膜10-1,P+型ポリシリコン膜11,N
型ポリシリコン膜10-2からなる）を接続する。ドレイン
・ゲート間にはN-ドレイン領域１中に形成したN+ドレイ
ン領域2,P型拡散層3,N+型拡散層４からなる双方向ツェ
ナーダイオードZDGを接続する。
GS（Ｎ型ポリシリコン膜10-1,P+型ポリシリコン膜11,N
型ポリシリコン膜10-2からなる）を接続する。ドレイン
・ゲート間にはN-ドレイン領域１中に形成したN+ドレイ
ン領域2,P型拡散層3,N+型拡散層４からなる双方向ツェ
ナーダイオードZDGを接続する。
ツェナーダイオードZGSは本体のゲートポリシリコン
に連続して形成する。ZGSの降伏電圧は25〜45Vとして、
サージ吸収時にゲート酸化膜８が破壊しないようにす
る。
に連続して形成する。ZGSの降伏電圧は25〜45Vとして、
サージ吸収時にゲート酸化膜８が破壊しないようにす
る。
ツェナーダイオードZDGはN-ドレイン領域１中にイオ
ン注入と、押込で形成する。降伏電圧を本体FETの降伏
電圧より下げるためドレインと同一導電型でドレイン層
よりやや高濃度の層２を形成しておき、この中にツェナ
ーダイオードを形成する。ダイオードの表面端子はゲー
トポリシリコンと接続する。
ン注入と、押込で形成する。降伏電圧を本体FETの降伏
電圧より下げるためドレインと同一導電型でドレイン層
よりやや高濃度の層２を形成しておき、この中にツェナ
ーダイオードを形成する。ダイオードの表面端子はゲー
トポリシリコンと接続する。
第３図は一実施例によるコイル負荷駆動時の回路図、
第４図は動作を説明するためのタイミングチャートであ
る。
第４図は動作を説明するためのタイミングチャートであ
る。
ツェナーダイオードZDGの降伏電圧BVZDGは以下の条件
を満たすように設計する。
を満たすように設計する。
BVZDG＜LVCER−BVZGS， LVCER……寄生トランジスタのラッチバック電圧、 BVZGS……ツェナーダイオードZGSの降伏電圧、 BVZGSは以下の条件を満たすように設計する。
VGS(on)＜BVZGS＜VGS(max)， VGS(on)……パワーMOSFETがオンする時のゲート電
圧、 VGS(max)……ゲート破壊電圧 ゲート電圧が上昇してパワーMOSFETがオすると、次式 に従ってドレイン電流が上昇し、ドレイン電圧はV
DS(on)となる。toffで入力電圧は下がりパワーMOSFETの
ドレイン電圧は急上昇しはじめるがBVGS＋BVZDGを越え
た瞬間にパワーMOSFETのドレイン電圧の上昇を抑えるよ
うにゲート電圧が印加される。
圧、 VGS(max)……ゲート破壊電圧 ゲート電圧が上昇してパワーMOSFETがオすると、次式 に従ってドレイン電流が上昇し、ドレイン電圧はV
DS(on)となる。toffで入力電圧は下がりパワーMOSFETの
ドレイン電圧は急上昇しはじめるがBVGS＋BVZDGを越え
た瞬間にパワーMOSFETのドレイン電圧の上昇を抑えるよ
うにゲート電圧が印加される。
つまり、小電力のツェナーダイオードZDGでも本体の
パワーMOSFETの増幅作用を使って充分大きな放電電流を
流すことができる。
パワーMOSFETの増幅作用を使って充分大きな放電電流を
流すことができる。
第５図は本発明の他の実施例を示す半導体チップの断
面図、第６図はその等価回路図である。
面図、第６図はその等価回路図である。
この実施例では、ツェナーダイオードZDG 1,ZDG 2をN
-ドレイン領域内にではなく、ゲートポリシリコンに連
続してポリシリコンツェナーダイオードとして形成す
る。つまりZDG 1,ZDG 2はＮ型ポリシリコン膜10-1,10-
2,10-3,P+型ポリシリコン膜11-1,11-2からなっている。
この実施例ではBVZDGがN-ドレイン領域と無関係に決め
られるため、より自由度が大きいという利点がある。
-ドレイン領域内にではなく、ゲートポリシリコンに連
続してポリシリコンツェナーダイオードとして形成す
る。つまりZDG 1,ZDG 2はＮ型ポリシリコン膜10-1,10-
2,10-3,P+型ポリシリコン膜11-1,11-2からなっている。
この実施例ではBVZDGがN-ドレイン領域と無関係に決め
られるため、より自由度が大きいという利点がある。
以上説明したように、本発明はドレイン・ゲート間と
ゲート・ソース間に双方向ツェナー・ダイオードを挿入
することによって、小さい面積のツェナーダイオートで
大きいサージ電流を吸収することができ、保護用ダイオ
ードを備えた縦型絶縁ゲート電界効果トランジスタのチ
ップ面積を小さくすることができる効果がある。
ゲート・ソース間に双方向ツェナー・ダイオードを挿入
することによって、小さい面積のツェナーダイオートで
大きいサージ電流を吸収することができ、保護用ダイオ
ードを備えた縦型絶縁ゲート電界効果トランジスタのチ
ップ面積を小さくすることができる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す半
導体チップの断面図及び等価回路図、第３図及び第４図
はそれぞれ一実施例によるコイル負荷駆動時の等価回路
図及びタイミングチャート、第５図及び第６図は他の実
施例を示す半導体チップの断面図及び等価回路図、第７
図は従来例を示す半導体チップの断面図、第８図及び第
９図は従来例によるコイル負荷駆動時の等価回路図及び
タイミングチャートである。 １……N-ドレイン領域、２……N+ドレイン領域、３……
Ｐ型拡散層、４……N+型拡散層、５……Ｐベース領域、
６……N+ソース領域、７……Ｐウェル、８……ゲート絶
縁膜、９……ゲート電極、10-1〜10-4……Ｎ型ポリシリ
コン膜、11,11-1,11-2……P+型ポリシリコン膜。
導体チップの断面図及び等価回路図、第３図及び第４図
はそれぞれ一実施例によるコイル負荷駆動時の等価回路
図及びタイミングチャート、第５図及び第６図は他の実
施例を示す半導体チップの断面図及び等価回路図、第７
図は従来例を示す半導体チップの断面図、第８図及び第
９図は従来例によるコイル負荷駆動時の等価回路図及び
タイミングチャートである。 １……N-ドレイン領域、２……N+ドレイン領域、３……
Ｐ型拡散層、４……N+型拡散層、５……Ｐベース領域、
６……N+ソース領域、７……Ｐウェル、８……ゲート絶
縁膜、９……ゲート電極、10-1〜10-4……Ｎ型ポリシリ
コン膜、11,11-1,11-2……P+型ポリシリコン膜。
Claims (1)
- 【請求項１】保護用の双方向ツェナーダイオードをゲー
ト・ソース間及びドレイン・ゲート間にそれぞれ挿入し
て縦型絶縁ゲート電界効果トランジスタ本体と同一チッ
プ上に集積してなることを特徴とする縦型絶縁ゲート電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174601A JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174601A JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338881A JPH0338881A (ja) | 1991-02-19 |
| JP2762581B2 true JP2762581B2 (ja) | 1998-06-04 |
Family
ID=15981430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174601A Expired - Lifetime JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762581B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364784A (ja) * | 1991-06-12 | 1992-12-17 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子駆動回路 |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP4961646B2 (ja) * | 2001-08-29 | 2012-06-27 | 株式会社デンソー | 半導体装置およびその製造方法 |
| WO2008153142A1 (ja) * | 2007-06-15 | 2008-12-18 | Rohm Co., Ltd. | 半導体装置 |
| JP6203097B2 (ja) * | 2014-03-20 | 2017-09-27 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-07-05 JP JP1174601A patent/JP2762581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338881A (ja) | 1991-02-19 |
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Legal Events
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