JP2765331B2 - レベル変換回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000005513 bias potential Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特にバランス入力のＥＣＬレベルをＣＭＯＳレベルに変
換するレベル変換回路に関する。
特にバランス入力のＥＣＬレベルをＣＭＯＳレベルに変
換するレベル変換回路に関する。
【０００２】
【従来の技術】図４は従来のバランス入力のＥＣＬレベ
ルの入力をＣＭＯＳレベルに変換する為のレベル変換回
路の一例である。
ルの入力をＣＭＯＳレベルに変換する為のレベル変換回
路の一例である。
【０００３】図４のレベル変換回路は、正相入力端子１
を第二のＰチャンネルＭＯＳトランジスタ５５及び第二
のＰチャンネルトランジスタ５８のソース電極と第一の
ＮチャンネルＭＯＳトランジスタ５３及び第二のＮチャ
ンネルＭＯＳトランジスタ５２のゲート電極に接続し、
逆相入力端子２の第三のＰチャンネルＭＯＳトランジス
タ５７及び第四のＰチャンネルトランジスタ５６のソー
ス電極と第三のＮチャンネルＭＯＳトランジスタ５１及
び第四のＮチャンネルＭＯＳトランジスタ５４のゲート
電極に接続し、第一のＰチャンネルＭＯＳトランジスタ
５５のドレイン電極及びゲート電極を第三のＰチャンネ
ルＭＯＳトランジスタ５７のゲート電極と第三のＮチャ
ンネルＭＯＳトランジスタのドレイン電極に接続し、第
四のＰチャンネルＭＯＳトランジスタ５６のドレイン電
極及びゲート電極を第二のＰチャンネルＭＯＳトランジ
スタ５８のゲート電極と第二のＮチャンネルＭＯＳトラ
ンジスタ５２のドレイン電極に接続し、第二のＰチャン
ネルＭＯＳトランジスタ５８のドレイン電極を第四のＮ
チャンネルＭＯＳトランジスタ５４のドレイン電極及び
第一のインバータ回路５００の入力に接続し、第一のＰ
チャンネルＭＯＳトランジスタ５７のドレイン電極を第
一のＮチャンネルＭＯＳトランジスタ５３のドレイン電
極及び第二のインバータ回路６００の入力に接続し、正
相出力端子１１を第一のインバータ回路５００の出力に
接続し、逆相出力端子１２を第二のインバータ回路６０
０の出力に接続し、第１・２・３・４のＮチャンネルＭ
ＯＳトランジスタ５１・５２・５３・５４のソース電極
を電源端子に接続する構成である。
を第二のＰチャンネルＭＯＳトランジスタ５５及び第二
のＰチャンネルトランジスタ５８のソース電極と第一の
ＮチャンネルＭＯＳトランジスタ５３及び第二のＮチャ
ンネルＭＯＳトランジスタ５２のゲート電極に接続し、
逆相入力端子２の第三のＰチャンネルＭＯＳトランジス
タ５７及び第四のＰチャンネルトランジスタ５６のソー
ス電極と第三のＮチャンネルＭＯＳトランジスタ５１及
び第四のＮチャンネルＭＯＳトランジスタ５４のゲート
電極に接続し、第一のＰチャンネルＭＯＳトランジスタ
５５のドレイン電極及びゲート電極を第三のＰチャンネ
ルＭＯＳトランジスタ５７のゲート電極と第三のＮチャ
ンネルＭＯＳトランジスタのドレイン電極に接続し、第
四のＰチャンネルＭＯＳトランジスタ５６のドレイン電
極及びゲート電極を第二のＰチャンネルＭＯＳトランジ
スタ５８のゲート電極と第二のＮチャンネルＭＯＳトラ
ンジスタ５２のドレイン電極に接続し、第二のＰチャン
ネルＭＯＳトランジスタ５８のドレイン電極を第四のＮ
チャンネルＭＯＳトランジスタ５４のドレイン電極及び
第一のインバータ回路５００の入力に接続し、第一のＰ
チャンネルＭＯＳトランジスタ５７のドレイン電極を第
一のＮチャンネルＭＯＳトランジスタ５３のドレイン電
極及び第二のインバータ回路６００の入力に接続し、正
相出力端子１１を第一のインバータ回路５００の出力に
接続し、逆相出力端子１２を第二のインバータ回路６０
０の出力に接続し、第１・２・３・４のＮチャンネルＭ
ＯＳトランジスタ５１・５２・５３・５４のソース電極
を電源端子に接続する構成である。
【０００４】ここで、第一のインバータ回路５００は、
Ｐ，ＮチャンネルＭＯＳトランジスタ５０１，３０２を
有し、第二のインバータ回路６００は、Ｐ，Ｎチャンネ
ルＭＯＳトランジスタ３０１，５０２を有する。これら
回路は、ＧＮＤ端子８と電源端子９との間に、設けられ
る。
Ｐ，ＮチャンネルＭＯＳトランジスタ５０１，３０２を
有し、第二のインバータ回路６００は、Ｐ，Ｎチャンネ
ルＭＯＳトランジスタ３０１，５０２を有する。これら
回路は、ＧＮＤ端子８と電源端子９との間に、設けられ
る。
【０００５】ここで、第一のＰチャンネルＭＯＳトラン
ジスタ５５と第三のＮチャンネルＭＯＳトランジスタ５
１のドレイン電極の接続ノードを（ａ）とし、第四のＰ
チャンネルＭＯＳトランジスタ５６と第二のＮチャンネ
ルＭＯＳトランジスタ５２のドレイン電極の接続ノード
を（ｂ）とし、第三のＰチャンネルＭＯＳトランジスタ
５７と第一のＮチャンネルＭＯＳトランジスタ５３のド
レイン電極の接続ノードを（ｃ）とし、第二のＰチャン
ネルＭＯＳトランジスタ５８と第四のＮチャンネルＭＯ
Ｓトランジスタ５４のドレイン電極の接続ノードを
（ｄ）とする。
ジスタ５５と第三のＮチャンネルＭＯＳトランジスタ５
１のドレイン電極の接続ノードを（ａ）とし、第四のＰ
チャンネルＭＯＳトランジスタ５６と第二のＮチャンネ
ルＭＯＳトランジスタ５２のドレイン電極の接続ノード
を（ｂ）とし、第三のＰチャンネルＭＯＳトランジスタ
５７と第一のＮチャンネルＭＯＳトランジスタ５３のド
レイン電極の接続ノードを（ｃ）とし、第二のＰチャン
ネルＭＯＳトランジスタ５８と第四のＮチャンネルＭＯ
Ｓトランジスタ５４のドレイン電極の接続ノードを
（ｄ）とする。
【０００６】入力端子１・２に図５（Ａ）の様に、ＥＣ
Ｌレベルのバランス信号を入力とすると、ノード（ａ）
・（ｂ）・（ｃ）・（ｄ）の波形は図５（Ｂ）の様にな
り、正相出力端子及び逆相出力端子１１・１２には、図
５（Ｃ）の様にＣＭＯＳレベルの信号が出力され、ＥＣ
Ｌレベルの信号がＣＭＯＳレベルの信号に変換される。
Ｌレベルのバランス信号を入力とすると、ノード（ａ）
・（ｂ）・（ｃ）・（ｄ）の波形は図５（Ｂ）の様にな
り、正相出力端子及び逆相出力端子１１・１２には、図
５（Ｃ）の様にＣＭＯＳレベルの信号が出力され、ＥＣ
Ｌレベルの信号がＣＭＯＳレベルの信号に変換される。
【０００７】
【発明が解決しようとする課題】この種の入力バッファ
は、入力インピーダンスが低く、高速で動作させるため
には入力電流を多くする必要が有り、外部より並列に駆
動する時には、電流の駆動能力の大きいバッファが必要
になり、ファンアウトが多く取れないという問題点があ
る。
は、入力インピーダンスが低く、高速で動作させるため
には入力電流を多くする必要が有り、外部より並列に駆
動する時には、電流の駆動能力の大きいバッファが必要
になり、ファンアウトが多く取れないという問題点があ
る。
【０００８】本発明の目的は、前記問題点を解決し、フ
ァンアウトが多く取れるようにしたレベル変換回路を提
供することにある。
ァンアウトが多く取れるようにしたレベル変換回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明のレベル変換回路
の構成は、第一の入力端子を第一のＮチャンネルＭＯＳ
トラジスタのゲート電極と第一のレベルシフト回路の入
力に接続し、第二の入力端子を第二のＮチャンネルＭＯ
Ｓトランジスタのゲート電極と第二のレベルシフト回路
の入力に接続し、第一のＰチャンネルＭＯＳトランジス
タのゲート電極を前記第一のレベルシクト回路の出力に
接続し、第二のＰチャンネルＭＯＳトランジスタのゲー
ト電極を前記第二のレベルシフト回路の出力に接続し、
前記第一のＮチャンネルＭＯＳトランジスタのドレイン
電極と前記第一のＰチャンネルＭＯＳトランジスタのド
レイン電極を接続し、前記第二のＮチャンネルＭＯＳト
ランジスタのドレイン電極と前記第二のＰチャンネルＭ
ＯＳトンランジスタのドレイン電極を接続し、第三のＮ
チャンネルＭＯＳトランジスタのドレイン電極を前記第
一・第二のＮチャンネルＭＯＳトランジスタのソース電
極に接続し、前記第三のＮチャンネルＭＯＳトランジス
タのゲート電極をバイアス端子に、ソース電極を第一の
電源端子に接続し、前記第一・第二のＰチャンネルＭＯ
Ｓトランジスタのソース電極を第二の電源端子に接続
し、少なくとも二つの全差動増幅器を直列に接続し、初
段の全差動増幅器の第一入力を前記第一のＮチャンネル
ＭＯＳトランジスタ及び前記第一のＰチャンネルＭＯＳ
トランジスタのドレイン電極の接続点に、第二入力を前
記第二のＮチャンネルＭＯＳトランジスタ及び前記第二
のＰチャンネルＭＯＳトランジスタのドレイン電極の接
続点にそれぞれ接続し、最終段の全差動増幅器の出力を
第一のインバータ回路の入力に、第二の出力を第二のイ
ンバータ回路の入力に接続し、第一の出力端子を前記第
一のインバータ回路の出力に接続し、第二の出力端子を
前記第二のインバータ回路の出力に接続することを特徴
とする。
の構成は、第一の入力端子を第一のＮチャンネルＭＯＳ
トラジスタのゲート電極と第一のレベルシフト回路の入
力に接続し、第二の入力端子を第二のＮチャンネルＭＯ
Ｓトランジスタのゲート電極と第二のレベルシフト回路
の入力に接続し、第一のＰチャンネルＭＯＳトランジス
タのゲート電極を前記第一のレベルシクト回路の出力に
接続し、第二のＰチャンネルＭＯＳトランジスタのゲー
ト電極を前記第二のレベルシフト回路の出力に接続し、
前記第一のＮチャンネルＭＯＳトランジスタのドレイン
電極と前記第一のＰチャンネルＭＯＳトランジスタのド
レイン電極を接続し、前記第二のＮチャンネルＭＯＳト
ランジスタのドレイン電極と前記第二のＰチャンネルＭ
ＯＳトンランジスタのドレイン電極を接続し、第三のＮ
チャンネルＭＯＳトランジスタのドレイン電極を前記第
一・第二のＮチャンネルＭＯＳトランジスタのソース電
極に接続し、前記第三のＮチャンネルＭＯＳトランジス
タのゲート電極をバイアス端子に、ソース電極を第一の
電源端子に接続し、前記第一・第二のＰチャンネルＭＯ
Ｓトランジスタのソース電極を第二の電源端子に接続
し、少なくとも二つの全差動増幅器を直列に接続し、初
段の全差動増幅器の第一入力を前記第一のＮチャンネル
ＭＯＳトランジスタ及び前記第一のＰチャンネルＭＯＳ
トランジスタのドレイン電極の接続点に、第二入力を前
記第二のＮチャンネルＭＯＳトランジスタ及び前記第二
のＰチャンネルＭＯＳトランジスタのドレイン電極の接
続点にそれぞれ接続し、最終段の全差動増幅器の出力を
第一のインバータ回路の入力に、第二の出力を第二のイ
ンバータ回路の入力に接続し、第一の出力端子を前記第
一のインバータ回路の出力に接続し、第二の出力端子を
前記第二のインバータ回路の出力に接続することを特徴
とする。
【００１０】
【実施例】図２は本発明の一実施例のレベル変換回路を
示す回路図である。
示す回路図である。
【００１１】図１において、本実施例の回路は、正相入
力端子１を第一のＮチャンネルＭＯＳトランジスタ３の
ゲート電極と第一のレベルシフト回路１００の入力に接
続し、逆相入力端子を第二のＮチャンネルＭＯＳトラン
ジスタ４のゲート電極と第二のレベルシフト回路２００
の入力に接続し、第一のＰチャンネルＭＯＳトランジス
タ５のゲート電極を第一のレベルシフト回路１００の出
力に接続し、第二のＰチャンネルＭＯＳトランジスタ６
のゲート電極を第二のレベルシフト回路２００の出力に
接続し、第三のＮチャンネルＭＯＳトランジスタ７のド
レイン電極を第一・第二のＮチャンネルＭＯＳトンマン
ジスタ３・４のソース電極に接続し、第三のＮチャンネ
ルＭＯＳトランシスタ７のゲート電極をバイアス端子１
０に、ソース電極を第一の電源端子９に接続し、第一・
第二のＰチャンネルＭＯＳトランジスタ５・６のソース
電極をＧＮＤ端子８に接続し、第一の全差動増幅器３０
０の正相入力を第一のＰチャンネルＭＯＳトラジスタ５
及び第一のＮチャンネルＭＯＳトランジスタ３のドレイ
ン電極に接続し、逆相入力を第二のチャンネルＭＯＳト
ランジスタ６及び第二のＰチャンネルＭＯＳトランジス
タ４のトレイン電極に接続し、第２の全差動増幅器４０
０の正相入力及び逆相入力を第一の全差動増幅器３００
の逆相出力及び正相出力にそれぞれ接続し、第一のイン
バータ回路５００は入力及び第２のインバータ回路６０
０の入力を第二の全差動増羽場器４００の正相出力及び
逆相出力にそれぞれ接続し、正相出力端子１１を第一の
インバータ回路５００の出力に接続し、逆相出力端子１
２を第二のインバータ回路６００の出力に接続する。
力端子１を第一のＮチャンネルＭＯＳトランジスタ３の
ゲート電極と第一のレベルシフト回路１００の入力に接
続し、逆相入力端子を第二のＮチャンネルＭＯＳトラン
ジスタ４のゲート電極と第二のレベルシフト回路２００
の入力に接続し、第一のＰチャンネルＭＯＳトランジス
タ５のゲート電極を第一のレベルシフト回路１００の出
力に接続し、第二のＰチャンネルＭＯＳトランジスタ６
のゲート電極を第二のレベルシフト回路２００の出力に
接続し、第三のＮチャンネルＭＯＳトランジスタ７のド
レイン電極を第一・第二のＮチャンネルＭＯＳトンマン
ジスタ３・４のソース電極に接続し、第三のＮチャンネ
ルＭＯＳトランシスタ７のゲート電極をバイアス端子１
０に、ソース電極を第一の電源端子９に接続し、第一・
第二のＰチャンネルＭＯＳトランジスタ５・６のソース
電極をＧＮＤ端子８に接続し、第一の全差動増幅器３０
０の正相入力を第一のＰチャンネルＭＯＳトラジスタ５
及び第一のＮチャンネルＭＯＳトランジスタ３のドレイ
ン電極に接続し、逆相入力を第二のチャンネルＭＯＳト
ランジスタ６及び第二のＰチャンネルＭＯＳトランジス
タ４のトレイン電極に接続し、第２の全差動増幅器４０
０の正相入力及び逆相入力を第一の全差動増幅器３００
の逆相出力及び正相出力にそれぞれ接続し、第一のイン
バータ回路５００は入力及び第２のインバータ回路６０
０の入力を第二の全差動増羽場器４００の正相出力及び
逆相出力にそれぞれ接続し、正相出力端子１１を第一の
インバータ回路５００の出力に接続し、逆相出力端子１
２を第二のインバータ回路６００の出力に接続する。
【００１２】また、第一・第二のレベルシフト回路１０
０・２００は、入力を第四のＮチャンネルＭＯＳトラン
ジスタ１０１のゲート電極に接続し、出力を第四のＮチ
ャンネルＭＯＳトランジスタ１０１のソース電極及び第
５のＮチャンネルＭＯＳトランジスタ１０２のドレイン
電極に接続し、第５のＮチャンネルＭＯＳトランジスタ
１０２のゲート電極をバイアス端子１０に、ソース電極
を第一の電源端子９に接続し、第四のＮチャンベルＭＯ
Ｓトランジスタ１０１のドレイン電極をＧＮＤ端子８に
接続した構成である。
０・２００は、入力を第四のＮチャンネルＭＯＳトラン
ジスタ１０１のゲート電極に接続し、出力を第四のＮチ
ャンネルＭＯＳトランジスタ１０１のソース電極及び第
５のＮチャンネルＭＯＳトランジスタ１０２のドレイン
電極に接続し、第５のＮチャンネルＭＯＳトランジスタ
１０２のゲート電極をバイアス端子１０に、ソース電極
を第一の電源端子９に接続し、第四のＮチャンベルＭＯ
Ｓトランジスタ１０１のドレイン電極をＧＮＤ端子８に
接続した構成である。
【００１３】また、第一の前差動増幅器３００は、正相
入力と逆相入力をそれぞれ第六のＮチャンネルＭＯＳト
ランジスタ３０１と第七のＮチャンネルＭＯＳトランジ
スタ３０２のゲート電極に接続し、第八のチャンネルＭ
ＯＳトランジスタ３０５のドレイン電極を第六・第七の
ＮチャンネルＭＯＳトランジスタ３０１・３０２のソー
ス電極に、ソース電極を電源端子９に接続し、第三・第
四のＰチャンネルＭＯＳとトランジスタ３０３・３０４
のゲート電極を電源端子に接続し、第三，第四のＰチャ
ンネルＭＯＳトランジスタ３０３・３０４のソース電極
をＧＮＤ端子８に接続した構成である。また、第二の全
差動増幅器４００は、第二の全差動増幅器３００と同様
の構成である。
入力と逆相入力をそれぞれ第六のＮチャンネルＭＯＳト
ランジスタ３０１と第七のＮチャンネルＭＯＳトランジ
スタ３０２のゲート電極に接続し、第八のチャンネルＭ
ＯＳトランジスタ３０５のドレイン電極を第六・第七の
ＮチャンネルＭＯＳトランジスタ３０１・３０２のソー
ス電極に、ソース電極を電源端子９に接続し、第三・第
四のＰチャンネルＭＯＳとトランジスタ３０３・３０４
のゲート電極を電源端子に接続し、第三，第四のＰチャ
ンネルＭＯＳトランジスタ３０３・３０４のソース電極
をＧＮＤ端子８に接続した構成である。また、第二の全
差動増幅器４００は、第二の全差動増幅器３００と同様
の構成である。
【００１４】また、第一・第二のインバータ回路５００
・６００は、いずれも入力を第５のＰチャンネルＭＯＳ
トランジスタ５０１及び第九のＮチャンネルＭＯＳトラ
ンジスタ５０２のゲート電極に接続し、出力を第五のＰ
チャンネルＭＯＳトランジスタ５０１及び第九のＮチャ
ンネルＭＯＳトランジスタ５０２のドレイン電極に接続
し、第五のＰチャンネルＭＯＳトランジスタ５０１のソ
ース電極をＧＮＤ端子８に接続し、第九のＮチャンネル
ＭＯＳトランジスタ５０２のソース電極電源端子９に接
続した構成である。
・６００は、いずれも入力を第５のＰチャンネルＭＯＳ
トランジスタ５０１及び第九のＮチャンネルＭＯＳトラ
ンジスタ５０２のゲート電極に接続し、出力を第五のＰ
チャンネルＭＯＳトランジスタ５０１及び第九のＮチャ
ンネルＭＯＳトランジスタ５０２のドレイン電極に接続
し、第五のＰチャンネルＭＯＳトランジスタ５０１のソ
ース電極をＧＮＤ端子８に接続し、第九のＮチャンネル
ＭＯＳトランジスタ５０２のソース電極電源端子９に接
続した構成である。
【００１５】ここで、第一のレベルシフト回路１００の
出力をノード（ａ）とし、第二のレベルシフト回路２０
０の出力をノード（ｂ）とし、第一の全差動増幅器３０
０の正相入力・逆相入力・正相出力・逆相出力をそれぞ
れノード（ｃ）・（ｄ）・（ｆ）・（ｅ）とし、第二の
全差動増幅器３００の正相出力・逆相出力をそれぞれノ
ード（ｈ）・（ｇ）とすると、正相入力端子１、逆相入
力端子２に図２（Ａ）の様に、ＥＣＬレベルのバランス
信号を入力すると、ノード（ａ）には、図５（Ａ）の様
に、正相入力端子に入力した波形をレベルシフトした波
形が出力され、ノード（ｂ）も同様に、逆相入力端子に
入力した波形をレベルシフトした波形が出力される。第
一・第二・第三のＮチャンネルＭＯＳトランジスタ３・
４・７及び第一・第二のＰチャンネルＭＯＳトランジス
タ５・６で構成される回路は、第一のＮチャンネルＭＯ
Ｓトランジスタ５・６で構成される回路は、第一のＮチ
ャンネルＭＯＳトラジスタ３のゲート電極を正相入力、
第二のＮチャンネルＭＯＳとトランジスタ４のゲート電
極を逆相入力、ノード（ｃ）を逆相出力、ノード（ｄ）
を正相出力とし、第一のＰチャンネルＭＯＳトランジス
タ５がノード（ａ）により、第二のＰチャンネルＭＯＳ
トランジスタ６がノード（ｂ）により制御されるアクテ
ィブロードの全差動増幅器であり、ノード（ｃ）・
（ｄ）には、正相入力端子１、逆相入力端子２、ノード
（ａ），ノード（ｂ）の波形により、図２（Ｂ）の様
に、正相入力端子１、逆相入力端子２に入力された波形
が増幅された形で出力される。更に、ノード（ｃ）．
（ｄ）の波形は、第一・第二の全差動増幅器３００・４
００と第一・第二のインバータ回路５００・６００によ
りＣＭＯＳレベルまで増幅され、図２（Ｃ）い示すよう
に、正相出力端子１１及び逆相出力端子１２から出力さ
れる。
出力をノード（ａ）とし、第二のレベルシフト回路２０
０の出力をノード（ｂ）とし、第一の全差動増幅器３０
０の正相入力・逆相入力・正相出力・逆相出力をそれぞ
れノード（ｃ）・（ｄ）・（ｆ）・（ｅ）とし、第二の
全差動増幅器３００の正相出力・逆相出力をそれぞれノ
ード（ｈ）・（ｇ）とすると、正相入力端子１、逆相入
力端子２に図２（Ａ）の様に、ＥＣＬレベルのバランス
信号を入力すると、ノード（ａ）には、図５（Ａ）の様
に、正相入力端子に入力した波形をレベルシフトした波
形が出力され、ノード（ｂ）も同様に、逆相入力端子に
入力した波形をレベルシフトした波形が出力される。第
一・第二・第三のＮチャンネルＭＯＳトランジスタ３・
４・７及び第一・第二のＰチャンネルＭＯＳトランジス
タ５・６で構成される回路は、第一のＮチャンネルＭＯ
Ｓトランジスタ５・６で構成される回路は、第一のＮチ
ャンネルＭＯＳトラジスタ３のゲート電極を正相入力、
第二のＮチャンネルＭＯＳとトランジスタ４のゲート電
極を逆相入力、ノード（ｃ）を逆相出力、ノード（ｄ）
を正相出力とし、第一のＰチャンネルＭＯＳトランジス
タ５がノード（ａ）により、第二のＰチャンネルＭＯＳ
トランジスタ６がノード（ｂ）により制御されるアクテ
ィブロードの全差動増幅器であり、ノード（ｃ）・
（ｄ）には、正相入力端子１、逆相入力端子２、ノード
（ａ），ノード（ｂ）の波形により、図２（Ｂ）の様
に、正相入力端子１、逆相入力端子２に入力された波形
が増幅された形で出力される。更に、ノード（ｃ）．
（ｄ）の波形は、第一・第二の全差動増幅器３００・４
００と第一・第二のインバータ回路５００・６００によ
りＣＭＯＳレベルまで増幅され、図２（Ｃ）い示すよう
に、正相出力端子１１及び逆相出力端子１２から出力さ
れる。
【００１６】次に、図３は本発明の他の実施例のレベル
変換回路を示す回路図である。
変換回路を示す回路図である。
【００１７】図３において、本発明の他の一実施例が前
記一実施例と相違する点は、バイアス端子をＧＮＤ端子
９に接続し、バイアス端子１０がなくバイアス電位をＧ
ＮＤ端子８のレベルに設定しており、また、インバータ
回路５００・６００は、ＰチャンネルＭＯＳトランジス
タ５０１のゲート電極を電源端子９に接続してあること
である。
記一実施例と相違する点は、バイアス端子をＧＮＤ端子
９に接続し、バイアス端子１０がなくバイアス電位をＧ
ＮＤ端子８のレベルに設定しており、また、インバータ
回路５００・６００は、ＰチャンネルＭＯＳトランジス
タ５０１のゲート電極を電源端子９に接続してあること
である。
【００１８】動作は、前記一実施例と同様であるが、特
別なバイアス電位が必要無いため、外部のバイアス回路
が不要となり、また、インバータ回路の入力はＮチャン
ネルＭＯＳトランジスタのゲータ電極に接続されるのみ
となり、入力容量が小さくなる為に、動作がさらに高速
になる。
別なバイアス電位が必要無いため、外部のバイアス回路
が不要となり、また、インバータ回路の入力はＮチャン
ネルＭＯＳトランジスタのゲータ電極に接続されるのみ
となり、入力容量が小さくなる為に、動作がさらに高速
になる。
【００１９】
【発明の効果】以上説明したように、本発明は、入力が
ＭＯＳトランジスタのゲート電極で受けている為に、入
力に電流が流れない為、ファンアウトが多く取れるとい
う効果がある。
ＭＯＳトランジスタのゲート電極で受けている為に、入
力に電流が流れない為、ファンアウトが多く取れるとい
う効果がある。
【図１】本発明の一実施例のレベル変換回路の回路図で
ある。
ある。
【図２】（Ａ），（Ｂ），（Ｃ）はいずれも図１の実施
例の各ノードでの出力波形図である。
例の各ノードでの出力波形図である。
【図３】本発明の他の実施例の回路図である。
【図４】従来例の変換回路の回路図である。
【図５】（Ａ），（Ｂ），（Ｃ）はいずれも図４の従来
例の各ノードでの出力波形図である。
例の各ノードでの出力波形図である。
１ 正相入力端子 ２ 逆相入力端子 ３，４，７，５１，５２，５３，５４，１０１，１０
２，３０１，３０２，３０５，４０１，４０２，４０
５，５０２ ＮチャンネルＭＯＳトランジスタ ５，６，５５，５６，５７，５８，３０３，３０４，４
０３，４０４，５０１ＰチャンネルＭＯＳトランジスタ ８ ＧＮＤ端子 ９ 電源端子 １０ バイアス端子 １１ 正相出力端子 １２ 逆相出力端子 １００，２００ レベルシフト回路 ３００，４００ 全差動増幅器 ５００，６００ インバータ回路
２，３０１，３０２，３０５，４０１，４０２，４０
５，５０２ ＮチャンネルＭＯＳトランジスタ ５，６，５５，５６，５７，５８，３０３，３０４，４
０３，４０４，５０１ＰチャンネルＭＯＳトランジスタ ８ ＧＮＤ端子 ９ 電源端子 １０ バイアス端子 １１ 正相出力端子 １２ 逆相出力端子 １００，２００ レベルシフト回路 ３００，４００ 全差動増幅器 ５００，６００ インバータ回路
Claims (1)
- 【請求項１】 第一の入力端子を第一のＮチャンネルＭ
ＯＳトランジスタのゲート電極と第一のレベルシフト回
路の入力に接続し、第二の入力端子を第二のＮチャンネ
ルＭＯＳトランジスタのゲート電極と第二のレベルシフ
ト回路の入力に接続し、第一のＰチャンネルＭＯＳトラ
ンジスタのゲート電極を前記第一のレベルシフト回路の
出力に接続し、第二のＰチャンネルＭＯＳトランジスタ
のゲート電極を前記第二のレベルシフト回路の出力に接
続し、前記第一のＮチャンネルＭＯＳトランジスタのド
レイン電極と前記第一のＰチャンネルＭＯＳトランジス
タのドレイン電極を接続し、前記第二のＮチャンネルＭ
ＯＳトランジスタのドレイン電極と前記第二のＰチャン
ネルＭＯＳトランジスタのドレイン電極を接続し、第三
のＮチャンネルＭＯＳトランジスタのドレイン電極を前
記第一・第二のＮチャンネルＭＯＳトランジスタのソー
ス電極に接続し、前記第三のＮチャンネルＭＯＳトラン
ジスタのゲート電極をバイアス端子に、ソース電極を第
一の電源端子に接続し、前記第一・第二のＰチャンネル
ＭＯＳトランジスタのソース電極を第二の電源端子に接
続し、少なくとも二つの全差動増幅器を直列に接続し、
初段の全差動増幅器の第一入力を前記第一のＮチャンネ
ルＭＯＳトランジスタ及び前記第一のＰチャンネルＭＯ
Ｓトランジスタのドレイン電極の接続点に、第二入力を
前記第二のＮチャンネルＭＯＳトランジスタ及び前記第
二のＰチャンネルＭＯＳトランジスタのドレイン電極の
接続点にそれぞれ接続し、最終段の全差動増幅器の出力
を第一のインバータ回路の入力に、第二の出力を第二の
インバータ回路の入力に接続し、第一の出力端子を前記
第一のインバータ回路の出力に接続し、第二の出力端子
を前記第二のインバータ回路の出力に接続することを特
徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013580A JP2765331B2 (ja) | 1992-01-29 | 1992-01-29 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013580A JP2765331B2 (ja) | 1992-01-29 | 1992-01-29 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211433A JPH05211433A (ja) | 1993-08-20 |
| JP2765331B2 true JP2765331B2 (ja) | 1998-06-11 |
Family
ID=11837114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013580A Expired - Lifetime JP2765331B2 (ja) | 1992-01-29 | 1992-01-29 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765331B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| JP3252830B2 (ja) | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
| CN115085717B (zh) * | 2022-06-23 | 2025-12-05 | 上海华虹宏力半导体制造有限公司 | 电平转换电路 |
-
1992
- 1992-01-29 JP JP4013580A patent/JP2765331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211433A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |