JP2767239B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2767239B2 JP2767239B2 JP61251088A JP25108886A JP2767239B2 JP 2767239 B2 JP2767239 B2 JP 2767239B2 JP 61251088 A JP61251088 A JP 61251088A JP 25108886 A JP25108886 A JP 25108886A JP 2767239 B2 JP2767239 B2 JP 2767239B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電圧レギュレータ用集積回路（以下、電圧
レギュレータ用ICという）等の半導体装置の内部の抵抗
の構造に関する。 〔従来の技術〕 従来のＣ・ＭＳ構造の電圧レギユレータ用ICは、正
出力電圧レギユレータの場合第２図に示すような回路構
成になつている。出力制御用ＭＳトランジスタ６と負
電源端子３（以下、GND端子という）の間に接続されて
いる抵抗7,8を電圧レギユレータ用ICに内蔵する場合、
第３図に示す如くN-基板上にP-領域を形成して使用して
いた。 〔発明が解決しようとする問題点〕 しかし、前述の第３図に示す従来構造では、正電源端
子１（以下、VIN端子という）に印加される電圧の変化
に追随して、P-領域とN-基板間に印加される逆バイアス
電圧が変化する。電圧レギユレータ用ICの消費電流を減
らす為、P-領域の濃度を低くしてシート抵抗を高くした
場合、VIN端子１に印加される入力電圧の変化によるP-
領域側での空乏層領域の変化が大きくなり、抵抗7,8の
抵抗値及び抵抗比が変化する。従つて第２図に示す出力
電圧を抵抗分割した出力電圧変化の検出点Ａの出力電圧
の抵抗分割値が入力電圧の変化に伴い変動してしまい、
入力電圧の変化に対する出力電圧の変動の割合（以下、
入力安定度という）が悪化するという問題点を有してい
た。 そこで、本発明はこのような問題点を解決するもの
で、その目的とするところは、ＭＳ構造の電圧レギユ
レータ用ICにおいて、入力電圧の変化に対してICに内蔵
されている抵抗の空乏層の変化に起因する抵抗値及び抵
抗比の変動をなくし、入力安定度の向上を図ることを提
供するところにある。 〔問題点を解決するための手段〕 本発明の半導体装置は、第１の電位を有する第１の端
子と固定電位である第２の電位を有する第２の端子との
間に接続された第１導電型の拡散抵抗と、前記拡散抵抗
に隣接して配置された入力端子とを有する半導体装置で
あって、前記入力端子の電位の変化の影響による前記拡
散抵抗の空乏層の変化を防ぐように、前記拡散抵抗は前
記第２の端子から電位を供給された第２導電型のウェル
内に設けられ、前記入力端子は前記ウェル外に位置する
第１導電型の半導体基板に設けられていることを特徴と
する。 〔作 用〕 本発明の上記の構造によれば、ICに内蔵されている抵
抗領域の一端は出力端子に、もう一方の端は抵抗が形成
されている基板またはウエル領域と同一電位になるた
め、ICに内蔵されている抵抗領域とその抵抗領域が形成
されている基板またはウエル領域間の逆バイアス電圧
は、入力電圧が変動してもその影響をほとんど受けずほ
ぼ一定のため、抵抗領域の逆バイアス電圧変化による空
乏層領域の変化に起因する抵抗値及び抵抗分割比の変動
がなくなり入力安定度を向上させることが可能となる。 〔実施例〕 以下、本発明について実施例に基づいて詳細に説明す
る。第１図は、本発明の具体的な一実施例のIC内部の具
体的な構造の断面図を示す。第２図に、正出力電圧レギ
ユレータ用ICの回路図を示す。１は、VIN端子、２は、
出力電圧端子（以下、ＶUT端子という）、３は、GND
端子、４は、電源電圧に依存しない一定の基準となる基
準電圧を発生する基準電圧発生回路、５は、基準電圧と
出力電圧を抵抗分割した出力電圧変化の検出点Ａの電圧
を入力とする電圧比較器、６は、電圧比較器５の出力を
ゲート電極の入力とし、ソース電極がVIN端子１に、ド
レイン電極がＶUT端子２に接続されている出力制御用
ＭＳトランジスタ、7,8は、ＶUT端子２とGND端子３
の間に接続されている抵抗である。 次に、第２図の回路図における電圧レギユレータ動作
を説明する。VIN端子１とGND端子３の間に入力電圧が印
加され、ＶUT端子２とGND端子３の間に負荷が接続さ
れると負荷電流が流れる。この場合、たとえば負荷電流
がΔＩ だけ増加すると出力電圧は低下する。この出力
電圧の低下をＶUT端子２とGND端子３の間に接続され
ている抵抗7,8により出力電圧を分割した出力電圧変化
の検出点Ａの電圧で検出し、比較器５で基準電圧と比較
しその偏差を増幅しVIN端子１とＶUT端子２の間に接
続されている出力制御用ＭＳトランジスタ６で出力電
圧が上昇する方向に制御すれば出力電圧の変動は抑えら
れる。即ち、出力電圧の変動を抵抗7,8により出力電圧
を抵抗分割した出力電圧変化の検出点Ａの電圧により検
出し、出力制御用ＭＳトランジスタ６にフイードバツ
クすることにより安定化した電源が得られる。抵抗7,8
の抵抗値を、R7,R8とし、出力電圧をＶUT，基準電圧
をVREFとすれば、出力電相ＶUTは次式で表わされる。 従つて、出力電圧ＶUTは、R7とR8の抵抗比とVREFに
より決定される。 いま、入力電圧VINがV1からV2（V1＜V2とする）まで
変化すると第３図に示すような従来のN-基板上に形成さ
れたP-領域を利用した抵抗の構造では、P-領域の一方の
端がGND端子３に接続されており、N-基板はVIN端子１に
接続されているため、P-領域とN-基板間にかかる逆バイ
アス電圧VRが入力電圧V1Nの変動の影響を直接うけ、P-
領域の空乏層の変化に伴い抵抗7,8の抵抗値及び抵抗比
が変化してしまう。出力電圧ＶUTは、前述の（１）式
に示されるようにR7とR8の比（R7/R8）により変化す
る。入力電圧V1Nの変化即ちP-領域とN-基板間にかかる
逆バイアス電圧VRの変化に対して、R7とR8の比R7/R8は
一定でなく、VRが高くなるにつれてR7に比べて相対的に
R8が大きな抵抗値を示し第４図に示すような特性を示
す。従つて、入力電圧V1Nの変化に伴いR7/R8が変化し出
力電圧ＶUTが変化してしまう入力安定度を悪くする原
因となる。 これに対して、第１図の示す本発明のP-ウエル領域内
に形成したN-領域を利用する抵抗の構造では、N-領域の
一方の端はＶUT端子２に接続され、もう一方の端はGN
D端子３に接続されておりN-領域が形成されているP-ウ
エル領域と同一電位であるため、入力電圧V1NがV1からV
2に変化してもN-領域とN-領域が形成されているP-ウエ
ル領域の間に印加されている逆バイアス電圧VRはほとん
ど変化しないので、R7,R8及びR7/R8は変化せず出力電圧
ＶUTの変動を抑えることが可能となる。 なお、上記実施例は正出力電圧レギユレータの場合で
あるが、負出力電圧レギユレータでも本発明の構造の実
施は可能である。 〔発明の効果〕 以上述べたように本発明によれば、電源端子から電位
を供給されたウェルを設けることにより、入力端子の電
位の変化による拡散抵抗の空乏層の変化を防ぐことによ
り、安定した抵抗値を持つ拡散抵抗を有する半導体装置
を提供することが出来るという顕著な効果を有するもの
である。
レギュレータ用ICという）等の半導体装置の内部の抵抗
の構造に関する。 〔従来の技術〕 従来のＣ・ＭＳ構造の電圧レギユレータ用ICは、正
出力電圧レギユレータの場合第２図に示すような回路構
成になつている。出力制御用ＭＳトランジスタ６と負
電源端子３（以下、GND端子という）の間に接続されて
いる抵抗7,8を電圧レギユレータ用ICに内蔵する場合、
第３図に示す如くN-基板上にP-領域を形成して使用して
いた。 〔発明が解決しようとする問題点〕 しかし、前述の第３図に示す従来構造では、正電源端
子１（以下、VIN端子という）に印加される電圧の変化
に追随して、P-領域とN-基板間に印加される逆バイアス
電圧が変化する。電圧レギユレータ用ICの消費電流を減
らす為、P-領域の濃度を低くしてシート抵抗を高くした
場合、VIN端子１に印加される入力電圧の変化によるP-
領域側での空乏層領域の変化が大きくなり、抵抗7,8の
抵抗値及び抵抗比が変化する。従つて第２図に示す出力
電圧を抵抗分割した出力電圧変化の検出点Ａの出力電圧
の抵抗分割値が入力電圧の変化に伴い変動してしまい、
入力電圧の変化に対する出力電圧の変動の割合（以下、
入力安定度という）が悪化するという問題点を有してい
た。 そこで、本発明はこのような問題点を解決するもの
で、その目的とするところは、ＭＳ構造の電圧レギユ
レータ用ICにおいて、入力電圧の変化に対してICに内蔵
されている抵抗の空乏層の変化に起因する抵抗値及び抵
抗比の変動をなくし、入力安定度の向上を図ることを提
供するところにある。 〔問題点を解決するための手段〕 本発明の半導体装置は、第１の電位を有する第１の端
子と固定電位である第２の電位を有する第２の端子との
間に接続された第１導電型の拡散抵抗と、前記拡散抵抗
に隣接して配置された入力端子とを有する半導体装置で
あって、前記入力端子の電位の変化の影響による前記拡
散抵抗の空乏層の変化を防ぐように、前記拡散抵抗は前
記第２の端子から電位を供給された第２導電型のウェル
内に設けられ、前記入力端子は前記ウェル外に位置する
第１導電型の半導体基板に設けられていることを特徴と
する。 〔作 用〕 本発明の上記の構造によれば、ICに内蔵されている抵
抗領域の一端は出力端子に、もう一方の端は抵抗が形成
されている基板またはウエル領域と同一電位になるた
め、ICに内蔵されている抵抗領域とその抵抗領域が形成
されている基板またはウエル領域間の逆バイアス電圧
は、入力電圧が変動してもその影響をほとんど受けずほ
ぼ一定のため、抵抗領域の逆バイアス電圧変化による空
乏層領域の変化に起因する抵抗値及び抵抗分割比の変動
がなくなり入力安定度を向上させることが可能となる。 〔実施例〕 以下、本発明について実施例に基づいて詳細に説明す
る。第１図は、本発明の具体的な一実施例のIC内部の具
体的な構造の断面図を示す。第２図に、正出力電圧レギ
ユレータ用ICの回路図を示す。１は、VIN端子、２は、
出力電圧端子（以下、ＶUT端子という）、３は、GND
端子、４は、電源電圧に依存しない一定の基準となる基
準電圧を発生する基準電圧発生回路、５は、基準電圧と
出力電圧を抵抗分割した出力電圧変化の検出点Ａの電圧
を入力とする電圧比較器、６は、電圧比較器５の出力を
ゲート電極の入力とし、ソース電極がVIN端子１に、ド
レイン電極がＶUT端子２に接続されている出力制御用
ＭＳトランジスタ、7,8は、ＶUT端子２とGND端子３
の間に接続されている抵抗である。 次に、第２図の回路図における電圧レギユレータ動作
を説明する。VIN端子１とGND端子３の間に入力電圧が印
加され、ＶUT端子２とGND端子３の間に負荷が接続さ
れると負荷電流が流れる。この場合、たとえば負荷電流
がΔＩ だけ増加すると出力電圧は低下する。この出力
電圧の低下をＶUT端子２とGND端子３の間に接続され
ている抵抗7,8により出力電圧を分割した出力電圧変化
の検出点Ａの電圧で検出し、比較器５で基準電圧と比較
しその偏差を増幅しVIN端子１とＶUT端子２の間に接
続されている出力制御用ＭＳトランジスタ６で出力電
圧が上昇する方向に制御すれば出力電圧の変動は抑えら
れる。即ち、出力電圧の変動を抵抗7,8により出力電圧
を抵抗分割した出力電圧変化の検出点Ａの電圧により検
出し、出力制御用ＭＳトランジスタ６にフイードバツ
クすることにより安定化した電源が得られる。抵抗7,8
の抵抗値を、R7,R8とし、出力電圧をＶUT，基準電圧
をVREFとすれば、出力電相ＶUTは次式で表わされる。 従つて、出力電圧ＶUTは、R7とR8の抵抗比とVREFに
より決定される。 いま、入力電圧VINがV1からV2（V1＜V2とする）まで
変化すると第３図に示すような従来のN-基板上に形成さ
れたP-領域を利用した抵抗の構造では、P-領域の一方の
端がGND端子３に接続されており、N-基板はVIN端子１に
接続されているため、P-領域とN-基板間にかかる逆バイ
アス電圧VRが入力電圧V1Nの変動の影響を直接うけ、P-
領域の空乏層の変化に伴い抵抗7,8の抵抗値及び抵抗比
が変化してしまう。出力電圧ＶUTは、前述の（１）式
に示されるようにR7とR8の比（R7/R8）により変化す
る。入力電圧V1Nの変化即ちP-領域とN-基板間にかかる
逆バイアス電圧VRの変化に対して、R7とR8の比R7/R8は
一定でなく、VRが高くなるにつれてR7に比べて相対的に
R8が大きな抵抗値を示し第４図に示すような特性を示
す。従つて、入力電圧V1Nの変化に伴いR7/R8が変化し出
力電圧ＶUTが変化してしまう入力安定度を悪くする原
因となる。 これに対して、第１図の示す本発明のP-ウエル領域内
に形成したN-領域を利用する抵抗の構造では、N-領域の
一方の端はＶUT端子２に接続され、もう一方の端はGN
D端子３に接続されておりN-領域が形成されているP-ウ
エル領域と同一電位であるため、入力電圧V1NがV1からV
2に変化してもN-領域とN-領域が形成されているP-ウエ
ル領域の間に印加されている逆バイアス電圧VRはほとん
ど変化しないので、R7,R8及びR7/R8は変化せず出力電圧
ＶUTの変動を抑えることが可能となる。 なお、上記実施例は正出力電圧レギユレータの場合で
あるが、負出力電圧レギユレータでも本発明の構造の実
施は可能である。 〔発明の効果〕 以上述べたように本発明によれば、電源端子から電位
を供給されたウェルを設けることにより、入力端子の電
位の変化による拡散抵抗の空乏層の変化を防ぐことによ
り、安定した抵抗値を持つ拡散抵抗を有する半導体装置
を提供することが出来るという顕著な効果を有するもの
である。
【図面の簡単な説明】
第１図は、本発明の具体的な一実施例のIC内部の具体的
な構造の断面図。第２図は、正出力電圧レギユレータ用
ICの回路図。第３図は、従来の電圧レギユレータ用ICに
内蔵されている抵抗の構造の断面図。第４図は、抵抗領
域と抵抗領域の形成されている基板またはウエル領域間
に印加されている逆バイアス電圧VR対抵抗比R7/R8特性
図。 １……V1N端子 ２……ＶUT端子 ３……GND端子 ４……基準電圧発生回路 ５……電圧比較器 ６……出力制御用ＭＳトランジスタ 7,8……抵抗
な構造の断面図。第２図は、正出力電圧レギユレータ用
ICの回路図。第３図は、従来の電圧レギユレータ用ICに
内蔵されている抵抗の構造の断面図。第４図は、抵抗領
域と抵抗領域の形成されている基板またはウエル領域間
に印加されている逆バイアス電圧VR対抵抗比R7/R8特性
図。 １……V1N端子 ２……ＶUT端子 ３……GND端子 ４……基準電圧発生回路 ５……電圧比較器 ６……出力制御用ＭＳトランジスタ 7,8……抵抗
Claims (1)
- (57)【特許請求の範囲】 １．第１の電位を有する第１の端子と固定電位である第
２の電位を有する第２の端子との間に接続された第１導
電型の拡散抵抗と、前記拡散抵抗に隣接して配置された
入力端子とを有する半導体装置であって、 前記入力端子の電位の変化の影響による前記拡散抵抗の
空乏層の変化を防ぐように、前記拡散抵抗は前記第２の
端子から電位を供給された第２導電型のウェル内に設け
られ、前記入力端子は前記ウェル外に位置する第１導電
型の半導体基板に設けられていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251088A JP2767239B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251088A JP2767239B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104462A JPS63104462A (ja) | 1988-05-09 |
| JP2767239B2 true JP2767239B2 (ja) | 1998-06-18 |
Family
ID=17217458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251088A Expired - Lifetime JP2767239B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767239B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109535A (ja) | 2010-10-20 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | 抵抗素子及び反転バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650553A (en) * | 1979-09-29 | 1981-05-07 | Fujitsu Ltd | Semiconductor device |
-
1986
- 1986-10-22 JP JP61251088A patent/JP2767239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104462A (ja) | 1988-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |