JP2767902B2 - ヒステリシス・コンパレータ回路 - Google Patents
ヒステリシス・コンパレータ回路Info
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- JP2767902B2 JP2767902B2 JP1157610A JP15761089A JP2767902B2 JP 2767902 B2 JP2767902 B2 JP 2767902B2 JP 1157610 A JP1157610 A JP 1157610A JP 15761089 A JP15761089 A JP 15761089A JP 2767902 B2 JP2767902 B2 JP 2767902B2
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- Japan
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- switch
- clock
- output
- controlled
- operational amplifier
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 5
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 2
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 2
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヒステリシス・コンパレータ回路に関し、
特にSCF（スイッチト キャパシタ フィルタ）型低域
通過フィルタの出力をヒステリシスを持って比較するコ
ンパレータ回路に関する。
特にSCF（スイッチト キャパシタ フィルタ）型低域
通過フィルタの出力をヒステリシスを持って比較するコ
ンパレータ回路に関する。
従来、この種のヒステリシス・コンパレータ回路はオ
ペアンプ等からなり入力信号を波するSCF型低域通過
フィルタ（以下、SCF型LPFと称す）と、前記LPFを通過
した入力信号と基準電圧とを比較するオペアンプと、前
記オペアンプ出力を適切な遅延をさせてディジタル出力
するフリップフロップ等からなるホールド回路とを備え
て構成されている。
ペアンプ等からなり入力信号を波するSCF型低域通過
フィルタ（以下、SCF型LPFと称す）と、前記LPFを通過
した入力信号と基準電圧とを比較するオペアンプと、前
記オペアンプ出力を適切な遅延をさせてディジタル出力
するフリップフロップ等からなるホールド回路とを備え
て構成されている。
第３図はかかる従来の一例を示すヒステリシス・コン
パレータ回路のブロック図である。
パレータ回路のブロック図である。
第３図に示すように、かかる従来のコンパレータ回路
は、入力端子１からの入力信号の低域を通過させるため
に、互いに重なり合わないクロックφ１およびφ２によ
って制御されるSCF型LPF2と、このLPF2の出力をクロッ
クφ１でオン・オフするスイッチS3と、このスイッチS3
に一方の電極が接続されたキャパシタ４と、キャパシタ
４の他方の電極が逆相入力端に接続され且つ電源E1が正
相入力端に接続され、入力信号の電圧を電源E1の電圧と
比較するオペアンプ５と、オペアンプ５の出力端と逆相
入力端間に接続され、クロックφ２で制御されるスイッ
チS5と、オペアンプ５の出力側に接続された遅延用の偶
数個のインバータ７およびこの遅延ディジタル信号を保
持し出力側が出力端子９に接続されたフリップフロップ
８からなるホールド回路とを備え、ホールド回路６の出
力を抵抗R1およびR2の抵抗分割により、クロックφ２で
制御されるスイッチS4を介してオペアンプ５の逆相入力
端側に帰還させるように構成している。
は、入力端子１からの入力信号の低域を通過させるため
に、互いに重なり合わないクロックφ１およびφ２によ
って制御されるSCF型LPF2と、このLPF2の出力をクロッ
クφ１でオン・オフするスイッチS3と、このスイッチS3
に一方の電極が接続されたキャパシタ４と、キャパシタ
４の他方の電極が逆相入力端に接続され且つ電源E1が正
相入力端に接続され、入力信号の電圧を電源E1の電圧と
比較するオペアンプ５と、オペアンプ５の出力端と逆相
入力端間に接続され、クロックφ２で制御されるスイッ
チS5と、オペアンプ５の出力側に接続された遅延用の偶
数個のインバータ７およびこの遅延ディジタル信号を保
持し出力側が出力端子９に接続されたフリップフロップ
８からなるホールド回路とを備え、ホールド回路６の出
力を抵抗R1およびR2の抵抗分割により、クロックφ２で
制御されるスイッチS4を介してオペアンプ５の逆相入力
端側に帰還させるように構成している。
かかるヒステリシス・コンパレータ回路においては、
オペアンプ５の正相入力端には＋E1の固定電圧電源が用
いられている。
オペアンプ５の正相入力端には＋E1の固定電圧電源が用
いられている。
上述した従来のヒステリシス・コンパレータ回路は基
準電圧が固定されているため、SCF型LPF等で生じる直流
オフセット電圧が大きくなると、出力波形のデューティ
ー比がくずれてしまうという欠点がある。
準電圧が固定されているため、SCF型LPF等で生じる直流
オフセット電圧が大きくなると、出力波形のデューティ
ー比がくずれてしまうという欠点がある。
本発明の目的は、かかる出力波形のデューティー比を
整えることのできるヒステリシス・コンパレータ回路を
提供することにある。
整えることのできるヒステリシス・コンパレータ回路を
提供することにある。
本発明のヒステリシス・コンパレータ回路は、信号を
入力する第一の入力端子に接続され且つ第一のクロック
で制御される第一のスイッチと、基準電圧を供給する第
二の入力端子に接続され且つ前記第一のクロックの逆相
クロックで制御される第二のスイッチと、前記第一およ
び第二のスイッチに接続されて前記入力信号と基準電圧
のいずれか一方を印加され且つ互いに重なり合わない第
二および第三のクロックにより制御されるSCF型低域通
過フィルタ回路と、前記SCF型低域通過フィルタの出力
に接続され且つ前記第二のクロックで制御される第三の
スイッチと、前記第三のスイッチに一方の電極が接続さ
れたキャパシタと、前記SCF型低域通過フィルタの出力
に接続され且つ前記第一のクロックで制御されるサンプ
ル・ホールド回路と、前記サンプル・ホールド回路出力
に一端が接続された第一の抵抗と、前記第三のスイッチ
およびキャパシタの接続点と前記第一の抵抗の他端間に
接続され且つ前記第三のクロックにより制御される第四
のスイッチと、前記キャパシタの他方の電極に逆相入力
端が接続され且つ正相入力端が接地されたオペアンプ
と、前記オペアンプの出力端および前記逆相入力端間に
接続され且つ前記第三のクロックで制御される第五のス
イッチと、前記オペアンプの出力端に接続される偶数個
のインバータおよび出力端子に接続されるデータ保持手
段を有するホールド回路と、前記ホールド回路出力を前
記第一の抵抗および第四のスイッチの接続点に帰還させ
る第二の抵抗とを含むことを特徴としている。
入力する第一の入力端子に接続され且つ第一のクロック
で制御される第一のスイッチと、基準電圧を供給する第
二の入力端子に接続され且つ前記第一のクロックの逆相
クロックで制御される第二のスイッチと、前記第一およ
び第二のスイッチに接続されて前記入力信号と基準電圧
のいずれか一方を印加され且つ互いに重なり合わない第
二および第三のクロックにより制御されるSCF型低域通
過フィルタ回路と、前記SCF型低域通過フィルタの出力
に接続され且つ前記第二のクロックで制御される第三の
スイッチと、前記第三のスイッチに一方の電極が接続さ
れたキャパシタと、前記SCF型低域通過フィルタの出力
に接続され且つ前記第一のクロックで制御されるサンプ
ル・ホールド回路と、前記サンプル・ホールド回路出力
に一端が接続された第一の抵抗と、前記第三のスイッチ
およびキャパシタの接続点と前記第一の抵抗の他端間に
接続され且つ前記第三のクロックにより制御される第四
のスイッチと、前記キャパシタの他方の電極に逆相入力
端が接続され且つ正相入力端が接地されたオペアンプ
と、前記オペアンプの出力端および前記逆相入力端間に
接続され且つ前記第三のクロックで制御される第五のス
イッチと、前記オペアンプの出力端に接続される偶数個
のインバータおよび出力端子に接続されるデータ保持手
段を有するホールド回路と、前記ホールド回路出力を前
記第一の抵抗および第四のスイッチの接続点に帰還させ
る第二の抵抗とを含むことを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を
説明するためのヒステリシス・コンパレータ回路のブロ
ック図である。
説明するためのヒステリシス・コンパレータ回路のブロ
ック図である。
第１図（ａ）に示すように、本実施例は信号を入力す
る第一の入力端子1Aに接続され、クロックφ３によって
オン・オフの制御をされるスイッチS1と、基準電圧VREF
を供給される第二の入力端子1Bに接続され、逆相のクロ
ック▲▼でオン・オフの制御をされるスイッチS2と
に共通接続され、同時にはいづれか一方の電圧が供給さ
れるようにしたSCF型LPF2を有している。このLPF2はオ
ペアンプ等から構成され、低域信号のみを通過させるフ
ィルターであり、互いに重なり合わないクロックφ1,φ
２で制御されるが、前述したように直流オフセット電圧
を生ずるという問題がある。
る第一の入力端子1Aに接続され、クロックφ３によって
オン・オフの制御をされるスイッチS1と、基準電圧VREF
を供給される第二の入力端子1Bに接続され、逆相のクロ
ック▲▼でオン・オフの制御をされるスイッチS2と
に共通接続され、同時にはいづれか一方の電圧が供給さ
れるようにしたSCF型LPF2を有している。このLPF2はオ
ペアンプ等から構成され、低域信号のみを通過させるフ
ィルターであり、互いに重なり合わないクロックφ1,φ
２で制御されるが、前述したように直流オフセット電圧
を生ずるという問題がある。
このSCF型LPF2の出力側には、クロックφ１で制御さ
れるスイッチS3とクロックφ３で制御されるサンプル・
ホールド回路（S/H）３とが並列接続され、スイッチS3
はキャパシタ４を介してオペアンプ５の逆相入力端に接
続される。これにより、オペアンプ５においては、逆相
入力端からの入力信号電圧と正相入力端に印加されてい
る接地電圧とを比較する。また、S/H3は抵抗R1を介して
クロックφ２で制御されるスイッチS4と出力端子９から
の帰還路を形成する抵抗R2とに接続され、スイッチS4の
他端はスイッチS3とキャパシタ４との接続点に接続され
る。更に、オペアンプ５の出力端と逆相入力端間はクロ
ックφ２で制御される短絡用のスイッチS5が接続されて
いる。
れるスイッチS3とクロックφ３で制御されるサンプル・
ホールド回路（S/H）３とが並列接続され、スイッチS3
はキャパシタ４を介してオペアンプ５の逆相入力端に接
続される。これにより、オペアンプ５においては、逆相
入力端からの入力信号電圧と正相入力端に印加されてい
る接地電圧とを比較する。また、S/H3は抵抗R1を介して
クロックφ２で制御されるスイッチS4と出力端子９から
の帰還路を形成する抵抗R2とに接続され、スイッチS4の
他端はスイッチS3とキャパシタ４との接続点に接続され
る。更に、オペアンプ５の出力端と逆相入力端間はクロ
ックφ２で制御される短絡用のスイッチS5が接続されて
いる。
このオペアンプ５で比較された比較出力は、次段に対
する所定の遅延回路を形成するための偶数個のインバー
タ素子が直列接続されたインバータ回路７およびこのイ
ンバータ回路７の遅延出力データを保持するためのフリ
ップフロップ（FF）８からなるホールド回路６によって
保持される。この保持されたデータは出力端子９から出
力されるとともに、帰還路を形成する抵抗R2を介して入
力側にフィードバックされる。
する所定の遅延回路を形成するための偶数個のインバー
タ素子が直列接続されたインバータ回路７およびこのイ
ンバータ回路７の遅延出力データを保持するためのフリ
ップフロップ（FF）８からなるホールド回路６によって
保持される。この保持されたデータは出力端子９から出
力されるとともに、帰還路を形成する抵抗R2を介して入
力側にフィードバックされる。
また、第１図（ｂ）に示すように、上述した各スイッ
チS1〜S5やS/H3等を駆動するクロックは互いに重なり合
わないクロックφ１およびφ２と、所定の幅をもったク
ロックφ３とで構成されている。
チS1〜S5やS/H3等を駆動するクロックは互いに重なり合
わないクロックφ１およびφ２と、所定の幅をもったク
ロックφ３とで構成されている。
かかるヒステリシス・コンパレータ回路において、SC
F型LPF回路２はクロックφ3,▲▼によりスイッチS1
又はスイッチS2のいずれか一方がオンし、第一および第
二の入力端子1Aおよび1Bを介して入力信号又はVREF電圧
のいずれか一方が入力されている。この時のSCF型LPF回
路２の入力信号と出力波形との関係を以下に説明する。
F型LPF回路２はクロックφ3,▲▼によりスイッチS1
又はスイッチS2のいずれか一方がオンし、第一および第
二の入力端子1Aおよび1Bを介して入力信号又はVREF電圧
のいずれか一方が入力されている。この時のSCF型LPF回
路２の入力信号と出力波形との関係を以下に説明する。
第２図（１）〜（４）は第１図に示す回路各部の電圧
波形図である。
波形図である。
第２図（１）〜（４）に示すように、波形（１）と
（４）とをみると、スイッチS2のオン時に入力波形
（２）に対応して出力には基準電圧に対応した直流電圧
が現われている。この直流電圧をクロックφ３のタイミ
ングでサンプル・ホールドすれば、S/H回路３の出力は
連続の直流電圧となり、抵抗R1およびR2を介してオペア
ンプ５の基準電圧となっている。従って、SCF型LPF回路
２で生じる直流オフセット電圧を加算した電圧がオペア
ンプ５の基準電圧となっている。
（４）とをみると、スイッチS2のオン時に入力波形
（２）に対応して出力には基準電圧に対応した直流電圧
が現われている。この直流電圧をクロックφ３のタイミ
ングでサンプル・ホールドすれば、S/H回路３の出力は
連続の直流電圧となり、抵抗R1およびR2を介してオペア
ンプ５の基準電圧となっている。従って、SCF型LPF回路
２で生じる直流オフセット電圧を加算した電圧がオペア
ンプ５の基準電圧となっている。
次に、S/H回路３の出力電圧を波形（３）の中におけ
るVREF1とし、フリップフロップ８のハイレベル出力電
圧VOH,ロウレベル出力電圧をVOLとすると、出力ハイ時
のコンパレータ電圧VCHは、 と表わせる。一方、出力ロウ時のコンパレータ電圧VCL
は、 と表わせる。従って、ヒステリシス幅VHYSは、 となる。
るVREF1とし、フリップフロップ８のハイレベル出力電
圧VOH,ロウレベル出力電圧をVOLとすると、出力ハイ時
のコンパレータ電圧VCHは、 と表わせる。一方、出力ロウ時のコンパレータ電圧VCL
は、 と表わせる。従って、ヒステリシス幅VHYSは、 となる。
ここで、VREF1はSCF型LCF2で生じる直流オフセット電
圧をVOFFSETとおくと、 VREF1＝VREF＋VOFFSET …… となっている。従って、コンパレータ電圧VCH,VCLは、 VCL＜VREF1＜VCH …… となり、第２図の波形（３）および（４）に示すよう
に、SCF型LPF2の出力Ａが直流電圧VREF1となるタイミン
グ時にも、コンパレータ出力に反転がなく、その前の状
態が保持されている。すなわち、波形（２）に示す入力
信号に対し、オフセット電圧が生じても出力が誤動作を
することがなくなる。
圧をVOFFSETとおくと、 VREF1＝VREF＋VOFFSET …… となっている。従って、コンパレータ電圧VCH,VCLは、 VCL＜VREF1＜VCH …… となり、第２図の波形（３）および（４）に示すよう
に、SCF型LPF2の出力Ａが直流電圧VREF1となるタイミン
グ時にも、コンパレータ出力に反転がなく、その前の状
態が保持されている。すなわち、波形（２）に示す入力
信号に対し、オフセット電圧が生じても出力が誤動作を
することがなくなる。
また、時としてクロック▲▼のタイミング時に入
力信号がVCLを下廻るか、あるいはVCHを上廻る場合に、
ヒステリシス・コンパレータ回路の出力が最大クロック
▲▼のオン時間だけ遅れるが、クロック▲▼の
オン時間は、最小φ１あるいはφ２のオン時間まで狭く
出来るので、その遅れ時間はフリップフロップ８でのホ
ールド時間と同程度となり、十分短かい時間に出来る。
力信号がVCLを下廻るか、あるいはVCHを上廻る場合に、
ヒステリシス・コンパレータ回路の出力が最大クロック
▲▼のオン時間だけ遅れるが、クロック▲▼の
オン時間は、最小φ１あるいはφ２のオン時間まで狭く
出来るので、その遅れ時間はフリップフロップ８でのホ
ールド時間と同程度となり、十分短かい時間に出来る。
要するに、本実施例はSCF型LPFの駆動クロックφ1,φ
２を上げることなしに、直流基準電圧VREFをヒステリシ
スを有してオペアンプ５へ入力することにより、SCF型L
PFで発生する直流オフセットを加算した基準電圧を得る
ことができる。従って、オペアンプ５の入力信号にかか
る直流基準電圧がスリット的に混入しても、出力データ
は誤まることがないので、出力波形は安定しそのデュー
ティー比が整えられる。
２を上げることなしに、直流基準電圧VREFをヒステリシ
スを有してオペアンプ５へ入力することにより、SCF型L
PFで発生する直流オフセットを加算した基準電圧を得る
ことができる。従って、オペアンプ５の入力信号にかか
る直流基準電圧がスリット的に混入しても、出力データ
は誤まることがないので、出力波形は安定しそのデュー
ティー比が整えられる。
以上説明したように、本発明のヒステリシス・コンパ
レータ回路は、SCF型LPF回路の入力をスイッチにより入
力信号と基準電圧に順次切替え、その出力をオペアンプ
の入力信号とするとともに、サンプルホールド回路を介
して前記オペアンプの基準電圧とすることにより、出力
を安定化させられるので、その出力波形のデューティー
比を整えられるという効果がある。
レータ回路は、SCF型LPF回路の入力をスイッチにより入
力信号と基準電圧に順次切替え、その出力をオペアンプ
の入力信号とするとともに、サンプルホールド回路を介
して前記オペアンプの基準電圧とすることにより、出力
を安定化させられるので、その出力波形のデューティー
比を整えられるという効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を説
明するためのヒステリシス・コンパレータ回路のブロッ
ク図、第２図（１）〜（４）は第１図に示す回路各部の
電圧波形図、第３図は従来の一例を示すヒステリシス・
コンパレータ回路のブロック図である。 1A,1B……入力端子、２……SCF型低域通過フィルタ（SC
F型LPF）、３……サンプル・ホールド回路（S/H）、４
……キャパシタ、５……オペアンプ、６……ホールド回
路、７……インバータ（偶数個）、８……フリップフロ
ップ（FF）、９……出力端子、S1〜S5……スイッチ、R
1,R2……抵抗素子、φ1,φ2,φ3,▲▼，▲▼…
…クロック。
明するためのヒステリシス・コンパレータ回路のブロッ
ク図、第２図（１）〜（４）は第１図に示す回路各部の
電圧波形図、第３図は従来の一例を示すヒステリシス・
コンパレータ回路のブロック図である。 1A,1B……入力端子、２……SCF型低域通過フィルタ（SC
F型LPF）、３……サンプル・ホールド回路（S/H）、４
……キャパシタ、５……オペアンプ、６……ホールド回
路、７……インバータ（偶数個）、８……フリップフロ
ップ（FF）、９……出力端子、S1〜S5……スイッチ、R
1,R2……抵抗素子、φ1,φ2,φ3,▲▼，▲▼…
…クロック。
Claims (1)
- 【請求項１】信号を入力する第一の入力端子に接続され
且つ第一のクロックで制御される第一のスイッチと、基
準電圧を供給する第二の入力端子に接続され且つ前記第
一のクロックの逆相クロックで制御される第二のスイッ
チと、前記第一および第二のスイッチに接続されて前記
入力信号と基準電圧のいずれか一方を印加され且つ互い
に重なり合わない第二および第三のクロックにより制御
されるSCF型低域通過フィルタ回路と、前記SCF型低域通
過フィルタの出力に接続され且つ前記第二のクロックで
制御される第三のスイッチと、前記第三のスイッチに一
方の電極が接続されたキャパシタと、前記SCF型低域通
過フィルタの出力に接続され且つ前記第一のクロックで
制御されるサンプル・ホールド回路と、前記サンプル・
ホールド回路出力に一端が接続された第一の抵抗と、前
記第三のスイッチおよびキャパシタの接続点と前記第一
の抵抗の他端間に接続され且つ前記第三のクロックによ
り制御される第四のスイッチと、前記キャパシタの他方
の電極に逆相入力端が接続され且つ正相入力端が接地さ
れたオペアンプと、前記オペアンプの出力端および前記
逆相入力端間に接続され且つ前記第三のクロックで制御
される第五のスイッチと、前記オペアンプの出力端に接
続される偶数個のインバータおよび出力端子に接続され
るデータ保持手段を有するホールド回路と、前記ホール
ド回路出力を前記第一の抵抗および第四のスイッチの接
続点に帰還させる第二の抵抗とを含むことを特徴とする
ヒステリシス・コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157610A JP2767902B2 (ja) | 1989-06-19 | 1989-06-19 | ヒステリシス・コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157610A JP2767902B2 (ja) | 1989-06-19 | 1989-06-19 | ヒステリシス・コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322612A JPH0322612A (ja) | 1991-01-31 |
| JP2767902B2 true JP2767902B2 (ja) | 1998-06-25 |
Family
ID=15653491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157610A Expired - Lifetime JP2767902B2 (ja) | 1989-06-19 | 1989-06-19 | ヒステリシス・コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767902B2 (ja) |
-
1989
- 1989-06-19 JP JP1157610A patent/JP2767902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322612A (ja) | 1991-01-31 |
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