JP2775779B2

JP2775779B2 - サーマルヘッドおよびその製造方法

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Publication number: JP2775779B2
Application number: JP63290287A
Authority: JP
Inventors: 庸夫越智
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1988-11-18
Filing date: 1988-11-18
Publication date: 1998-07-16
Anticipated expiration: 2013-07-16
Also published as: JPH02137942A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は感熱記録を行なうサーマルヘッドおよびそ
の製造方法に関する。

［従来技術］従来、発熱素子の選択的発熱により感熱記録を行なう
サーマルヘッドは、基板上に発熱素子だけを有し、駆動
回路部とは別体になっている。そのため、サーマルヘッ
ドの配線部と、別体の駆動回路部とはワイヤーボンディ
ングにより接続されている。このようなサーマルヘッド
は、別体の駆動回路部から駆動信号がワイヤーを介して
配線部に与えられると、発熱素子が選択的に発熱し、こ
の熱で感熱インクシートを介して被記録紙または直接感
熱紙に感熱記録を行なう。

［発明が解決しようとする課題］このようなサーマルヘッドにおいては、発熱素子の配
線部が多く、しかも印字ドットがファインピッチになる
と配線部の間隔が狭くなるため、発熱素子と駆動回路部
との接続が困難となる。そこで、サーマルヘッドの配線
を発熱素子側から扇形に広げて対処しているが、それで
も接続作業性が悪く、装置全体も大型化するという問題
がある。

また、サーマルヘッドの配線部と別体の駆動回路部と
をワイヤーボンディングにより接続する方法では、ワイ
ヤーのたるみにより、その分、余分な高さが必要とな
り、また、ボンディングをして樹脂で封止した後は変形
自由度が殆んどなくなるため、組付けが難しくなり、且
つ、長期間の信頼性が低下するという問題を有する。

この発明の目的は、接続用のバンプ電極数を最小限に
少なくでき、装置全体の小型化を図り得るとともに、ワ
イヤーボンディングを用いずに、バンプ電極を簡単かつ
容易に接続でき、接続作業性に優れ、しかも接続信頼性
が高く、生産性にも優れたサーマルヘッドおよびその製
造方法を提供することにある。

［課題を解決するための手段］この発明のサーマルヘッドは、基板上に多数の薄膜抵
抗素子およびこの各薄膜抵抗素子を駆動する回路素子を
配列形成するとともに、複数のパッド部を有する配線導
体を所定のパターン状に形成し、このパッド部を除いて
前記基板の全面を保護膜で被覆し、前記各パッド部にそ
れぞれ接続される金よりなる複数のバンプ電極を前記保
護膜上に突出し状に形成したものである。

また、この発明のサーマルヘッドの製造方法は、基板
上に各ブロックごとに多数の薄膜発熱素子および回路素
子を配列形成し、この後、前記各ブロックごとに前記薄
膜発熱素子および前記回路素子を接続する配線導体およ
び複数のパッド部を形成し、これらの全表面を保護膜で
被覆した後、前記各パッド部に対応する部分の前記保護
膜を除去し、この各パッド部上に金よりなるバンプ電極
を形成し、しかる後、前記基板を各ブロックごとに切断
して個々のサーマルヘッドを得る方法である。

［作用］この発明のサーマルヘッドによれば、基板上に多数の
薄膜抵抗素子およびこれらを駆動する回路素子を一体に
形成したので、外部回路との接続用のバンプ電極数を極
めて少なくすることができる。そのため、装置全体の小
型化を図ることができるとともに、ワイヤーボンディン
グ等を用いないので、接続作業が簡単で容易にでき、接
続作業の向上が図れる。また、配線導体のパッド部に金
よりなるバンプ電極を保護膜上へ突出し状に形成したの
で、このバンプ電極に外部回路等を容易にかつ確実に接
続することができ、しかも接続信頼性の高いものを得る
ことができる。

また、この発明のサーマルヘッドの製造方法によれ
ば、基板上に各ブロックごとに多数の薄膜発熱素子、回
路素子、配線導体および複数のパッド部を形成し、これ
らの全表面を保護膜で被覆した後、前記各パッド部に対
応する部分の前記保護膜を除去し、この各パッド部上に
金よりなるバンプ電極を形成し、しかる後、前記基板を
各ブロックごとに切断して個々のサーマルヘッドを得る
ようにしたので、１度に多数のサーマルヘッドを得るこ
とができ、生産性が極めて良い。

［実施例］以下、第１図〜第７図を参照して、この発明の一実施
例を説明する。

第３図はこの発明のサーマルヘッドの回路構成を示
す。この回路構成において、画信号はデータ信号として
シフトレジスタ回路１のＤ端子に入力される。クロック
信号はシフトレジスタ回路１の各C1端子に入力される。
シフトレジスタ回路１はクロック信号に従って１ライン
分のデータが入力される。このシフトレジスタ回路１に
入力された１ライン分の全データは、ラッチ回路２の各
Ｌ端子にラッチパルスとして入力されるストローブ信号
により、シフトレジスタ回路１のＱ端子からラッチ回路
２のＤ端子に並列転送されて、ラッチ回路２に保持され
る。ラッチ回路２に保持されたデータは、印字タイミン
グ等を決定するイネーブル信号の指示に従ってラッチ回
路２のＱ端子からアンド等のゲート回路３を介してトラ
ンジスタ素子４に入力される。トランジスタ素子４は入
力されたデータに基づいて駆動され、薄膜発熱素子５に
選択的に電流を流して発熱させる。このように薄膜発熱
素子５に電流が流れると、ダイオード６およびアースラ
イン７を介してグランド８にアースされる。このダイオ
ード６は電流がアースライン７に流れた際に、アースラ
イン７の配線抵抗で分圧されて他の薄膜発熱素子５に逆
流するのを防ぐ。この場合、トランジスタ素子４は、例
えばｎ−MOS・FETであり、他の回路つまりシフトレジス
タ回路１、ラッチ回路２、ゲート回路３は、Ｃ−MOS・F
ETであり、これらは後述するシリコン基板10に薄膜発熱
素子５およびダイオード６と共に一括形成されている。

第１図はこの発明のサーマルヘッドの構成を示す。図
中10は単結晶のｎ型シリコン基板（ウエハ）である。こ
のシリコン基板10には各ブロックごとに、多数の薄膜発
熱素子５およびダイオード６と共に、ｎ−MOS・FET、Ｃ
−MOS・FET、および複数のバンプ電極11が形成され、各
ブロックごとに切断されて１つのブロックがサーマルヘ
ッドをなす。以下、各素子の構成を順に説明する。

薄膜発熱素子５は発熱する部分であり、シリコン基板
10の左端近傍に形成されている。すなわち、シリコン基
板10の上面には発熱形成部12が隆起して形成されてい
る。この隆起した発熱形成部12はSiO₂の絶縁膜13で覆わ
れ、この絶縁膜13の表面に多結晶シリコンに不純物をド
ープしてなる発熱抵抗層14が形成されている。第２図
（Ａ）および（Ｂ）に示す如く、発熱形成部12は、シリ
コン基板10の巾方向（第１図垂直方向）の全長に亘り、
断面台形状に隆起して形成されている。また、発熱抵抗
層14は、上記した発熱形成部12の長手方向に沿って、16
〜32ドット/mmのピッチで等間隔に配列形成されてい
る。この場合、各発熱抵抗層14は、断面台形状に隆起さ
れた発熱形成部12の一方の低い面から上面を乗り越えて
他方の低い面に連続するように形成されている。この発
熱抵抗層14は不純物として所定量のリン（Ｐ）イオンが
ドープされることにより、所定のシート抵抗（数十Ω／
□）を有する。すなわち、この発熱抵抗層14の全抵抗値
はＰイオンの打ち込み濃度およびその面積によって決定
されるため、Ｐイオンの打ち込み量および非エッチング
の量によって調節され、最終的には数十〜数百Ω程度に
調整されている。この場合、各発熱抵抗層14は、発熱形
成部12の上面に対向する部分のみが、上述の所定のシー
ト抵抗（数十Ω／□）とされ、それ以外の部分は、これ
よりも小さい抵抗とされる。この詳細については後述す
る。そして、この発熱抵抗層14の表面には保護膜15が形
成されている。この保護膜15は耐酸化性および耐摩耗性
を有するもので、SiO₂とSiNの２層構造のものであって
も、SiONの単一層のものであってもよい。

ダイオード６は薄膜発熱素子５の発熱時に他の薄膜発
熱素子５への逆流を防止するものであり、シリコン基板
10の左端に形成されている。すなわち、シリコン基板10
の上面側内部にはボロン（Ｂ）イオンの打ち込みにより
ｐ型領域16が形成されている。このｐ型領域16は上述し
た薄膜発熱素子５のアースライン７をなすものであり、
このｐ型領域16の領域内にはＰイオンがドープされたｎ
型領域17が形成されている。このようにｐ型領域16内に
ｎ型領域17が形成されたシリコン基板10の上面には、ｎ
型領域17の中央部分を除いて、薄膜発熱素子５と同じSi
O₂の絶縁膜13が形成され、このｎ型領域17の中央に薄膜
発熱素子５の発熱抵抗層14の一端18が接続されている。
この一端18は薄膜発熱素子５とダイオード６との導通を
図るものである。そして、この発熱抵抗層14の一端18の
上面にはCVD（Chemical Vapor Deposition）法によりリ
ンケードガラス（PSG）よりなる絶縁性の高い絶縁保護
膜19が形成され、この絶縁保護膜19の上面には薄膜発熱
素子５と同じ保護膜15が形成されている。この保護膜15
は薄膜発熱素子の保護膜15よりも発熱形成部12の隆起分
だけ低く形成されている。換言すれば、薄膜発熱素子５
の保護膜15の方がダイオード６のそれよりも高く形成さ
れている。なお、シリコン基板10はそれ自体アースライ
ン７となるものであって、このようなサーマルヘッドを
使用する際には、好ましくは、そのシリコン基板10の底
面10aを機器のグランドラインに接続する。

トランジスタ素子４を構成するｎ−MOSは電界効果（F
ET）型のものであり、シリコン基板10における薄膜発熱
素子５から右側へ大きく離れた部分に形成されている。
すなわち、その部分のシリコン基板10の上面側内部には
Ｂイオンがドープされたｐ型領域20が形成されており、
このｐ型領域の領域内にはＰイオンがドープされた２つ
のｎ型領域21、21が形成されている。この２つのｎ型領
域21、21はそれぞれソース、ドレインの電極をなすもの
である。このようにｐ型領域20内にｎ型領域21、21が形
成されたシリコン基板10の上面には、２つのｎ型領域2
1、21を含む中央部分を除いて、薄膜発熱素子５と同じ
絶縁膜13が形成されており、２つのｎ型領域21、21の間
に位置する箇所には、SiO₂よりなるゲート絶縁膜22を介
して薄膜発熱素子５の発熱抵抗層14と同じ多結晶シリコ
ンよりなるゲート電極23が形成されているとともに、２
つのｎ型領域21、21と対応する箇所には、ソース、ドレ
インの配線パターン24、24が形成されている。この場
合、中間のゲート電極23は薄膜発熱素子５と同様Ｐイオ
ンをドープすることにより低抵抗に形成されており、そ
の全表面は配線パターン24、24と短絡しないように、ダ
イオード６と同じ絶縁保護膜19で覆われている。また、
ソース、ドレインの各配線パターン24、24はAl、Al−S
i、Mo、Ｗ等の低抵抗金属等からなり、それぞれ２つの
ｎ型領域21、21に接続されており、一方の配線パターン
24は薄膜発熱素子５の隆起した発熱形成部12の側面下部
に導通して接続されている。そして、この配線パターン
24、24およびゲート電極23上の絶縁保護膜19を覆って薄
膜発熱素子５と同じ保護膜15が形成されている。第１図
から明らかな如く、各発熱抵抗層14は発熱形成部12の隆
起部の上面に形成されており、その上面が配線パターン
24、24の上面よりも突出して位置付けられている。この
構造は、各発熱抵抗層14上に被覆される保護膜15の上面
を平坦なものとする。もし、各発熱抵抗層14の周囲の配
線パターンが、各発熱抵抗層14よりも突出している場合
には、各発熱抵抗層14上に被覆される保護膜15は、各発
熱抵抗層14に対向する部分が、その周囲よりも陥没した
ものとなるため、各発熱抵抗層14に対向する保護膜15と
後述する感熱インクシート48との間に空隙ができ、熱伝
導に損失が生じる。また、第１図から明らかな如く、各
発熱抵抗層14に対向する領域の保護膜15は、その左、右
両側の部分から突出して形成されている。この構造は、
各発熱抵抗層14に対向する領域の保護膜15の表面を感熱
インクシート48に密着させるのに極めて効果的である。

シフトレジスタ回路１、ラッチ回路２、およびゲート
回路３を構成するＣ−MOSは、FET型のものであり、ｎ−
MOSとｐ−MOSとからなり、上述したトランジスタ素子４
の右側に接近してｎ−MOS、ｐ−MOSの順に形成されてい
る。この場合、ｎ−MOSは上述したトランジスタ素子４
と全く同じ構成となっている。すなわち、シリコン基板
10の上面側内部にはＢイオンがドープされたｐ型領域25
が形成され、このｐ型領域25の領域内にはＰイオンがド
ープされた２つのｎ型領域26、26が形成されている。こ
の部分のシリコン基板10の上面には２つのｎ型領域26、
26を含む中央部分を除いて、上述したトランジスタ素子
４と同じSiO₂の絶縁膜13が形成されており、２つのｎ型
領域26、26の間に位置する箇所には、SiO₂よりなるゲー
ト絶縁膜27を介してトランジスタ素子４と同じ多結晶シ
リコンよりなるゲート電極23が形成され、２つのｎ型領
域26、26と対応する箇所には、ソース、ドレインの配線
パターン28、28が形成されている。この場合にも、ゲー
ト電極23は薄膜発熱素子５と同様Ｐイオンをドープする
ことにより低抵抗に形成されており、その全表面は配線
パターン28、28と短絡しないように、ダイオード６と同
じ絶縁保護膜19で覆われている。そして、この配線パタ
ーン28、28およびゲート電極23上の絶縁保護膜19を覆っ
て薄膜発熱素子５と同じ保護膜15が形成されている。

また、ｐ−MOSはシリコン基板10の上面側内部に２つ
のｐ型領域29、29を形成した以外は上述したｎ−MOSと
全く同じ構成となっている。すなわち、２つのｐ型領域
29、29が形成された部分のシリコン基板10の上面には２
つのｐ型領域29、29を含む中央部分を除いて、SiO₂の絶
縁膜13が形成されており、２つのｐ型領域29、29の間に
位置する箇所には、SiO₂よりなるゲート絶縁膜27を介し
て多結晶シリコンよりなるゲート電極23が形成され、２
つのｐ型領域29、29と対応する箇所には、ソース、ドレ
インの配線パターン28、28が形成されている。この場合
にも、ゲート電極23の全表面は配線パターン28、28と短
絡しないように絶縁保護膜19で覆われている。そして、
この配線パターン28、28およびゲート電極23上の絶縁保
護膜19を覆って保護膜15が形成されている。

バンプ電極11はＣ−MOSに各種の信号を取り入れる電
極であり、シリコン基板10の右端に複数（この実施例で
は画信号、クロック信号、ストローブ信号、イネーブル
信号の４つ）設けられている。すなわち、シリコン基板
10上にSiO₂の絶縁膜13および絶縁保護膜19を介して形成
された配線パターン30の上面には、所定箇所がエッチン
グされた保護膜15が形成されている。このエッチングさ
れた部分には、バリアメタルとしてTi−Ｗ合金、および
密着用メタルとしてAuを蒸着やスパッタリング等により
積層形成してなるパッド部31が配線パターン30に導通し
て形成されている。このパッド部31上にはAuメッキによ
りバンプ電極11が形成されている。この場合、パッド部
31のバリアメタルとしてはTi−Ｗ合金の他に、Ti、Cu、
Ti−Ｎ、Ｗ、Ｗ−Si等の単層構造または積層構造のもの
でもよく、また密着用メタルとしてはCr、Pb、Sn等の単
層構造または積層構造のものでもよく、さらにバンプ電
極11としては半田系合金を用いてもよい。

次に、第４図（Ａ）〜（Ｋ）を参照して、上述したよ
うなサーマルヘッドを製造する場合について説明する。

この場合、各サーマルヘッドは、１枚のウエハを多数
のブロックに区分し、各ブロック毎の所要の素子を同時
に形成した上、最後に各ブロック毎に切断して得られる
ものであり、以下の説明は、上ウエハの１ブロックにつ
いてのみ示しているものである。

まず、第４図（Ａ）に示すように、単結晶のｎ型シリ
コン基板（ウエハ）10を用意し、このシリコン基板10の
一面をエッチングし、点線で示す部分を除去して薄膜発
熱素子５の形成領域を隆起させて台形状の発熱形成部12
を形成する。この場合、エッチングする厚みは数μｍ〜
数十μｍである。また、エッチングはガスによるプラズ
マのエッチング、あるいはフッ酸を主成分とする薬液を
用いて行なう。

この後、シリコン基板10を1000℃程度に加熱して酸化
処理（熱酸化処理）を行ない、シリコン基板10の表面に
SiO₂膜33を形成する。そして、フォトリソグラフィ法に
よりSiO₂膜33上にフォトレジスト膜をパターン形成す
る。すなわち、SiO₂膜33上にフォトレジスト膜を塗布形
成し、このフォトレジスト膜にマスクを介して露光し、
この露光されたフォトレジスト膜を現像処理して不要な
部分を除去する。これにより、フォトレジスト膜がパタ
ーン形成される。このようにパターン形成されたフォト
レジスト膜をマスクとしてSiO₂膜33をエッチングし、第
４図（Ｂ）に示すような不要な部分、つまりダイオード
６、トランジスタ素子４、およびＣ−MOSの各ｐ型領域1
6、20、25と対応する部分のSiO₂膜33を除去する。そし
て、SiO₂膜33が除去された部分のシリコン基板10内にＢ
イオンを打ち込んで拡散させ、シリコン基板10内にｐ型
領域16、20、25を各ブロックごとに多数形成する。

この後、SiO₂膜33を一旦除去し、再度、その全面にSi
O₂膜34を形成し、このSiO₂膜の表面にフォトリソグラフ
ィ法によりフォトレジスト膜（図示せず）をパターン形
成し、このフォトレジスト膜をマスクとして、ダイオー
ド６の形成領域つまりｐ型領域16と対応する部分をエッ
チング除去した上、この部分にゲート絶縁膜35を第４図
（Ｃ）に示すように形成する。そして、このゲート絶縁
膜35を介してダイオード６のｐ型領域16内にＰイオン打
ち込んでｎ型領域17を形成する。この場合、ゲート絶縁
膜35はＰイオンの打ち込みによりｎ型領域17の表面が荒
れるのを防ぐ。

この後、SiO₂膜34およびゲート絶縁膜35をエッチング
により除去し、再度シリコン基板10を熱酸化処理してそ
の表面にSiO₂膜を形成する。そして、このSiO₂膜の表面
にフォトリソグラフィ法によりフォトレジスト膜をパタ
ーン形成し、このフォトレジスト膜をマスクとしてSiO₂
膜をエッチングし、第４図（Ｄ）に示すように、トラン
ジスタ素子４およびＣ−MOSの各ｐ型領域20、25および
ｐ−MOSの形成領域と対応する部分のSiO₂膜を除去す
る。なお、図示しないがこの状態では、ダイオード６に
対応する膨分のSiO₂膜は除去されない。そして、除去し
た部分に乾式またはHClの酸化によりゲート絶縁膜22、2
7を形成する。この後、再びSiO₂膜の絶縁膜13およびゲ
ート絶縁膜22、27の表面にフォトリソグラフィ法でフォ
トレジスト膜を形成した上、ダイオード６のｎ型領域17
と対応するSiO₂膜のみを除去し、同図（Ｄ）に示すよう
に、このｎ型領域17に多結晶シリコンがコンタクト可能
な状態にする。

そして、モノシラン（SiH₄）ガスを用いてCVD法によ
り、その全面に多結晶シリコン層36を生成し、次に第４
図（Ｄ）に示すように、多結晶シリコン層36全体にＰイ
オンを打ち込んで、発熱形成部12と対応する部分の多結
晶シリコン層36のＰイオン濃度を高め、抵抗値を所定の
値に減少させる。この場合におけるＰイオン濃度は、後
工程（第４図（Ｆ）の工程）でｎ型領域21、26を形成す
る際のＰイオンの打ち込み量を考慮して、その分の増加
量を見込んでおく。すなわち、Ｐイオンの打ち込み前の
多結晶シリコン層36のシート抵抗は数ＫΩ／□〜数ＭΩ
／□であり、これを最終的に数十Ω／□にする。なお、
この場合、トランジスタ素子４およびＣ−MOS等の各ゲ
ート電極23…に対応する多結晶シリコン層36と、薄膜発
熱素子５の発熱抵抗層14に対応する多結晶シリコン層36
とが、Ｐイオンの注入量が等しい場合には、１回の工程
ですむが、もし仮に、薄膜発熱素子５の多結晶シリコン
層36へのＰイオンの注入量が多い場合には、レジストマ
スクを施して薄膜発熱素子５の多結晶シリコン層36への
みＰイオンを再度打ち込むか、あるいはそれぞれレジス
トマスクを形成して別工程として行なえばよい。

この後、多結晶シリコン層36の表面にフォトリソグラ
フィ法によりフォトレジスト膜をパターン形成し、この
フォトレジスト膜をマスクとして、多結晶シリコン層36
をエッチングし不要な部分を除去する。これにより、第
４図（Ｅ）に示すように、ダイオード６、薄膜発熱素子
５、トランジスタ素子４、Ｃ−MOSの各形成領域にそれ
ぞれ、Ｐイオンを多結晶シリコンにドープしてなる発熱
抵抗層14、および各ゲート電極23…が形成される。とこ
ろで、各発熱抵抗層14に関して重要な事項は、解像度を
向上するために、所要の発熱部分のみを発熱させること
にある。このため、本実施例では、第２図（Ａ）および
（Ｂ）に示す如く、発熱形成部12の上面に対応するＡ領
域内をその領域外部分に比して高抵抗とするようになし
ている。この方法として、第２図（Ａ）では、各発熱抵
抗層14のＡ領域内のＰイオン濃度を、その領域外部分よ
り小さくするか、または、Ａ領域外部分にＢイオンをド
ープする方法を示す。また、第２図（Ｂ）は、Ａ領域内
の各発熱抵抗層14にスリットＳを形成し、領域外部分に
対して導電路の巾を狭くする方法を示す。勿論、両方法
を組み合わせた方法も採用できる。いずれにしても、各
発熱抵抗層14の全抵抗値は例えば数十Ω〜数百Ωに調節
する。

次に、第４図（Ｆ）に示すように、ｐ−MOSのゲート
絶縁膜27をフォトレジスト膜37でマスクし、トランジス
タ素子４およびＣ−MOSの各ｐ型領域20、25内にゲート
絶縁膜22を介してＰイオンを打ち込み、２組のｎ型領域
21、26を形成する。この２組のｎ型領域21、26はそれぞ
れソース、ドレインとなる。

そして、フォトレジスト膜37をエッチングして除去し
た後、第４図（Ｇ）に示すように、再び全面にフォトリ
ソグラフィ法によりフォトレジスト膜38をパターン形成
し、このフォトレジスト膜38をマスクとして、ｐ−MOS
のゲート絶縁膜27を介してｐ−MOSの形成領域に対応す
るシリコン基板10内にＢイオンを打ち込み、２つのｐ型
領域29を形成する。この２つのｐ型領域29もそれぞれソ
ース、ドレインとなる。

この後、フォトレジスト膜38をエッチングして除去
し、再びフォトリソグラフィ法によりフォトレジスト膜
をパターン形成し、このフォトレジスト膜をマスクとし
てトランジスタ素子４とＣ−MOSの各ｎ型領域21、26お
よびｐ型領域29と対応する部分のゲート絶縁膜22、27を
エッチングして除去する。そして、常圧のCVD法により
全面にPSGよりなる絶縁保護膜を被着し、この絶縁保護
膜の表面にフォトリソグラフィ法によりフォトレジスト
膜をパターン形成し、このフォトレジスト膜をマスクと
して絶縁保護膜をエッチングし、第４図（Ｈ）に示すよ
うに、不要な部分つまり薄膜発熱素子５、各ｎ型領域2
1、26およびｐ型領域29と対応する部分を除去する。こ
れにより、発熱抵抗層14の一端18、トランジスタ素子
４、Ｃ−MOSの各ゲート電極23…、および絶縁層13がPSG
よりなる絶縁保護膜19により被覆される。

次に、その全面にAl、Al−Si、Mo、Ｗ等の導電性を有
する金属膜をスパッタリングまたは蒸着等により形成
し、その表面にフォトリソグラフィ法によりフォトレジ
スト膜をパターン形成し、このフォトレジスト膜をマス
クとして金属膜をエッチングして不要な部分を除去し、
第４図（Ｉ）に示すように、トランジスタ素子４および
Ｃ−MOSの各ｎ型領域21、26と対応する部分、ｐ−MOSの
ｐ型領域29と対応する部分、およびバンプ電極11と対応
する部分に配線パターン24、28、30を形成する。この各
配線パターン24、28はそれぞれｎ型領域21、26およびｐ
型領域29と導通状態となる。この場合、トランジスタ素
子４の一方の配線パターン24は薄膜発熱素子５の発熱抵
抗層14にも導通して接続される。

この後、第４図（Ｊ）に示すように、その全面に保護
膜15をスパッタリングや蒸着等により形成する。この保
護膜15は前述したように耐酸化性および耐摩耗性を有す
るもので、例えばSiO₂とSiNの２層構造のものか、ある
いがSiONの単一の層等であり、CVD法により形成しても
よい。また、この保護層15は薄膜発熱素子５の部分が他
の部分よりも高く形成される。

そして、この保護膜15の表面にフォトリソグラフィ法
によりフォトレジスト膜をパターン形成し、このフォト
レジスト膜をマスクとして保護膜15をエッチングし、第
４図（Ｋ）に示すように、不要な部分つまりバンプ電極
11と対応する部分を除去する。この後、フォトレジスト
膜を除去して、エッチングされた保護膜15の全面にバリ
アメタルとしてTi−Ｗ合金、および密着用メタルとして
Auを順次蒸着またはスパッタリングにより積層被着して
金属層32を形成する。さらに、この金属層32の表面にレ
ジスト39をスピーンコーティングにより被着し、バンプ
形成領域をエッチングして除去する。そして、このエッ
チングされた部分にAuメッキを施してバンプ電極11を形
成する。このバンプ電極11の高さは、このバンプ電極11
に接合される外部電極との接合強度を最大にするため10
〜30μｍ程度とする。

最後に、シリコン基板10のダイシング部分を第１図に
示すようにエッチングして除去し、上述したレジスト3
9、およびパッド部31以外の金属層32を順次エッチング
して除去し、シリコン基板10を各ブロックごと、つまり
第１図に２点鎖線で示す箇所でダイシングして個々に切
り離すと、この発明のサーマルヘッドが得られる。

次に、第５図〜第７図を参照して、上述したサーマル
ヘッドを機器の回路基板43に接続して使用する場合につ
いて説明する。

このサーマルヘッドは第５図に示すように、四角形の
平板状をなし、その上面左端に薄膜発熱素子５…および
ダイオード６…よりなる発熱部40が形成され、上面中央
にはトランジスタ素子４…およびＣ−MOSよりなる駆動
回路部41が形成され、右上隅には４つのバンプ電極11…
が形成されており、このバンプ電極11…にフレキシブル
シート42が接続され、このフレキシブルシート42を介し
て機器の回路基板43に接続されている。フレキシブルシ
ート42は可撓性を有するフィルム44の下面に銅箔をエッ
チングして半田メッキが施された複数の配線45がパター
ン形成されており、この各配線45の一端が複数のバンプ
電極11…上に配置され、第６図に示すように、熱圧着治
具46の熱圧着により一度に接合され、この接合部分がシ
リコンゴム等の絶縁性接着材47で覆われている。また、
各配線45の他端は同様の熱圧着治具46により回路基板43
に一度接合され、この接合部分もシリコンゴム等の絶縁
性接着材47で覆われている。なお、回路基板43はサーマ
ルヘッドの駆動回路部41に画信号、クロック信号、スト
ローブ信号、イネーブル信号を与えて駆動するものであ
る。

このようにフレキシブルシート42を介して回路基板43
と接続されたサーマルヘッドは、第７図に示すように、
フレキシブルシート42の部分で屈曲され、垂直な状態の
回路基板43に対して左下がりに傾斜した状態に保持さ
れ、下面側に発熱部40および駆動回路部41等が位置す
る。そのため、サーマルヘッドの発熱部40は左下端に位
置し、この発熱部40が感熱インクシート48を介して被記
録紙49に密接する。

この状態で、回路基板43からフレキシブルシート42を
介してサーマルヘッドのバンプ電極11…に所定の信号
（画信号、クロック信号、ストローブ信号、イネーブル
信号）が与えられると、駆動回路部41が作動して、その
トランジスタ素子５が発熱部40の薄膜発熱素子６に選択
的に電流を流して発熱させ、この熱により感熱インクシ
ート48のインクが被記録紙49に転写され、感熱記録が行
なわれる。この場合、発熱部40は発熱形成部12の隆起に
よりその部分の保護膜15の表面が他の部分の保護膜15よ
りも突出しているので、発熱部40の表面のみを感熱イン
クシート48に良好に密着させることができるため、鮮明
な感熱記録を行なうことができる。特に、発熱部40の薄
膜発熱素子５はダイオード６に接続されているので、こ
のダイオード６で電流の逆流を確実に防止することがで
きるため、解像度の高い感熱記録をも行なうことができ
る。

したがって、上述したようなサーマルヘッドによれ
ば、シリコン基板10に多数の薄膜発熱素子５、トランジ
スタ素子４、およびＣ−MOSを一体に形成したので、外
部の回路基板43等の接続用のバンプ電極11の数を最小限
（数個）に少なくすることができる。そのため、従来の
ように配線部を扇形に広げる必要がないので、装置全体
をコンパクトに構成することができる。特に、バンプ電
極11はその数が４個程度で、保護膜15の上方に突出して
形成されているので、接続作業性が良く、確実かつ良好
に接続することができる。しかも、この接続は従来のよ
うにワイヤーボンディングにより１つずつ接続する必要
がなく、熱圧着治具46により１度に複数のバンプ電極11
を接合することができるため、接続作業が簡単で容易に
でき、生産性が極めて良い、また、バンプ電極11は保護
膜15をエッチングした部分に配線パターン30と導通する
パッド部31上に形成され、かつパッド部31は導電性の高
いバリアメタルと密着用メタルとで構成されているの
で、極めて導通信頼性が高い。

また、上述したサーマルヘッドではシリコン基板10に
薄膜発熱素子５、ダイオード６、トランジスタ素子４、
およびＣ−MOS等の各素子を総て同時に並行して形成す
ることができるので、生産性が極めて良い。

なお、この発明は上述した実施例に限定されることな
く、種々変形応用が可能である。例えば、感熱インクシ
ート48を介して被記録紙49に感熱記録を行なう必要はな
く、サーマルヘッドの発熱部40を直接感熱紙に接触させ
て感熱記録を行なってもよい。また、薄膜発熱素子５の
一端を必ずしもダイオード６に接続する必要はなく、低
抵抗の金属よりなるアースラインとしての配線パターン
に接続しても良い。

また、上述した実施例ではｎ型領域17、21、26および
ｐ型領域29をイオンの打ち込みにより形成したが、これ
に限らず、熱拡散法で形成してもよい。すなわち、ｎ型
領域を熱拡散法により形成する場合には、ゲート絶縁膜
22、27をエッチングして除去し、Ｐイオンをｐ型領域2
0、25内に拡散する。そのため、薄膜発熱素子５の発熱
抵抗層14には別工程でＰイオンを打ち込む。

また、上述した実施例ではｎ型領域21、26を形成して
からｐ型領域29を形成したが、これに限らず、ｐ型領域
29を形成してからｎ型領域21、26を形成してもよい。ま
た、多結晶シリコン層36はｎ型領域21、26およびｐ型領
域29を形成した後に生成するようにしてもよい。

さらに、単結晶のシリコン基板10に各素子を形成した
が、これに限らず、絶縁基板の表面に多結晶シリコン層
を形成し、この多結晶シリコン層に所定の不純物をドー
プして薄膜発熱素子５やトランジスタ等の各素子を形成
してもよい。

［発明の効果］以上詳細に説明したように、この発明のサーマルヘッ
ドによれば、基板上に多数の薄膜抵抗素子およびこれを
駆動する回路素子を一体に形成したので、装置全体の小
型化を図ることができるとともに、外部回路との接続用
のバンプ電極数を極めて少なくすることができ、接続作
業が簡単で容易にできる。また、配線導体のパッド部に
金よりなるバンプ電極を保護膜上へ突出し状に形成した
ので、このバンプ電極に外部回路等を確実かつ良好に接
続でき、しかも接続信頼性の高いものを得ることができ
る。

また、この発明のサーマルヘッドの製造方法によれ
ば、基板上に各ブロックごとに多数の薄膜発熱素子、回
路素子、配線導体および複数のパッド部を形成し、これ
らの全表面を保護膜で被覆した後、前記各パッド部に対
応する部分の前記保護膜を除去し、この各パッド部に金
よりなるバンプ電極を形成し、しかる後、前記基板を各
ブロックごとに切断して個々のサーマルヘッドを得るよ
うにしたので、１度に多数のサーマルヘッドを得ること
ができ、生産性が極めて良い。

【図面の簡単な説明】

第１図〜第７図はこの発明の一実施例を示し、第１図は
サーマルヘッドの要部拡大断面図、第２図（Ａ）（Ｂ）
は薄膜発熱素子の多結晶シリコン層の異なるエッチング
状態を示す要部平面図、第３図は第１図のサーマルヘッ
ドの回路構成図、第４図（Ａ）〜（Ｋ）はサーマルヘッ
ドの製造工程を示す各拡大断面図、第５図はサーマルヘ
ッドにフレキシブルシートを接合した状態の平面図、第
６図はサーマルヘッドにフレキシブルシートを熱圧着治
具により接合する状態を示す図、第７図はサーマルヘッ
ドの使用状態を示す図である。４……トランジスタ素子、５……薄膜発熱素子、10……
シリコン基板、11……バンプ電極、14……発熱抵抗層、
15……保護膜、24、28、30……配線パターン、31……パ
ッド部。

Claims

(57)【特許請求の範囲】

【請求項１】多数の薄膜抵抗素子と、前記各薄膜抵抗素子を駆動する回路素子と、複数のパッド部を有し、所定のパターン状に形成された
配線導体と、前記各パッド部を除いて前記各薄膜抵抗素子、前記回路
素子および前記配線導体を被覆する保護膜と、前記各パッド部上に形成された金よりなる複数のバンプ
電極と、を１枚の半導体基板に設けたことを特徴とするサーマル
ヘッド。
【請求項２】基板を複数のブロックに区分し、各ブロッ
クごとに多数の薄膜発熱素子および回路素子を配列形成
する工程と、前記各ブロックごとに前記薄膜発熱素子および前記回路
素子を接続する配線導体および複数のパッド部を形成す
る工程と、前記基板の全面を保護膜で被覆する工程と、前記基板に形成された各パッド部に対応する部分の前記
保護膜を除去する工程と、前記各パッド部上に金よりなるバンプ電極を形成する工
程と、前記基板を各ブロックごとに切断して個々のサーマルヘ
ッドを得る工程と、を有することを特徴とするサーマルヘッドの製造方法。