JP2777896B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2777896B2 JP2777896B2 JP1009924A JP992489A JP2777896B2 JP 2777896 B2 JP2777896 B2 JP 2777896B2 JP 1009924 A JP1009924 A JP 1009924A JP 992489 A JP992489 A JP 992489A JP 2777896 B2 JP2777896 B2 JP 2777896B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 DRAM（dynamic random access memory）に於けるメモ
リ・セルを微細化し、且つ、信頼性が高いものとするの
に有効なレイアウトを持った半導体記憶装置に関し、 ビット線にコンタクト・ホールを囲む大きな張り出し
部分を形成しなくても済むように、また、ビット線間に
短絡が発生しないようにすることを目的とし、 ビット線の中心線上に中心が在るビット線コンタクト
・ホールと、該ビット線コンタクト・ホールの中心と蓄
積電極コンタクト・ホールの中心とを結ぶ線がビット線
と角度θをなし、 a:ビット線コンタクト・ホール幅の1/2 e:余裕 d:ワード線の幅 c:蓄積電極のコンタクト・ホールの幅の1/2 b:ビット線の幅 で表されて、そして、隣接するビット線からそれぞれ等
距離に且つ隣接するワード線からもそれぞれ等距離に在
る蓄積電極コンタクト・ホールと、該ビット線コンタク
ト・ホールの中心と蓄積電極コンタクト・ホールの中心
とを結ぶ線に並行に延在し且つ平面で見て蓄積電極コン
タクト・ホールの中心を通りビット線に直交する線に線
対称に折れ曲がったパターンをもつ活性領域と、該ビッ
ト線の延在方向に直交する方向に延在し且つ該ビット線
と交わる箇所には該ビット線と直交する領域及びその両
側に在って該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホールの中心とを結ぶ線にそれぞれ直
交する領域からなる屈曲部分をもつワード線とを備えて
なることを特徴とするか、或いは、一転送トランジスタ
に於ける第一及び第二の拡散領域を含む活性領域を有す
る半導体基板と、該半導体基板上に形成され該一転送ト
ランジスタに於ける第一及び第二の拡散領域に対応する
第一及び第二のコンタクト・ホールを有する絶縁層と、
該絶縁層に形成された該第一のコンタクト・ホールを通
して該第一の拡散領域に電気的に結合される蓄積電極を
有するスタックト・キャパシタと、該半導体基板から電
気的に隔離されてなるワード線と、該半導体基板から電
極的に隔離され該絶縁層に形成された該第二のコンタク
ト・ホールを通して該第二の拡散領域に電気的に結合さ
れてなるビット線とを有し、且つ、該第二のコンタクト
・ホールは該ビット線の略中央に位置し、該ワード線は
該第一及び第二のコンタクト・ホールの間に位置した屈
曲部分を備えてなるよう構成する。尚、前記式には、
「e:余裕」、とあるが、本明細書に於いて、ｅで表示さ
れる余裕とは、本発明の一実施例を説明する為の図であ
る第２図を借りると、ワード線WLを挟んで対をなす第一
のコンタクト・ホールSHと第二のコンタクト・ホールBH
とを結ぶ線上に於いて、第一のコンタクト・ホールSHと
ワード線WLとの離間距離、及び、第二のコンタクト・ホ
ールBHとワード線WLとの離間距離を指すものと定義す
る。
リ・セルを微細化し、且つ、信頼性が高いものとするの
に有効なレイアウトを持った半導体記憶装置に関し、 ビット線にコンタクト・ホールを囲む大きな張り出し
部分を形成しなくても済むように、また、ビット線間に
短絡が発生しないようにすることを目的とし、 ビット線の中心線上に中心が在るビット線コンタクト
・ホールと、該ビット線コンタクト・ホールの中心と蓄
積電極コンタクト・ホールの中心とを結ぶ線がビット線
と角度θをなし、 a:ビット線コンタクト・ホール幅の1/2 e:余裕 d:ワード線の幅 c:蓄積電極のコンタクト・ホールの幅の1/2 b:ビット線の幅 で表されて、そして、隣接するビット線からそれぞれ等
距離に且つ隣接するワード線からもそれぞれ等距離に在
る蓄積電極コンタクト・ホールと、該ビット線コンタク
ト・ホールの中心と蓄積電極コンタクト・ホールの中心
とを結ぶ線に並行に延在し且つ平面で見て蓄積電極コン
タクト・ホールの中心を通りビット線に直交する線に線
対称に折れ曲がったパターンをもつ活性領域と、該ビッ
ト線の延在方向に直交する方向に延在し且つ該ビット線
と交わる箇所には該ビット線と直交する領域及びその両
側に在って該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホールの中心とを結ぶ線にそれぞれ直
交する領域からなる屈曲部分をもつワード線とを備えて
なることを特徴とするか、或いは、一転送トランジスタ
に於ける第一及び第二の拡散領域を含む活性領域を有す
る半導体基板と、該半導体基板上に形成され該一転送ト
ランジスタに於ける第一及び第二の拡散領域に対応する
第一及び第二のコンタクト・ホールを有する絶縁層と、
該絶縁層に形成された該第一のコンタクト・ホールを通
して該第一の拡散領域に電気的に結合される蓄積電極を
有するスタックト・キャパシタと、該半導体基板から電
気的に隔離されてなるワード線と、該半導体基板から電
極的に隔離され該絶縁層に形成された該第二のコンタク
ト・ホールを通して該第二の拡散領域に電気的に結合さ
れてなるビット線とを有し、且つ、該第二のコンタクト
・ホールは該ビット線の略中央に位置し、該ワード線は
該第一及び第二のコンタクト・ホールの間に位置した屈
曲部分を備えてなるよう構成する。尚、前記式には、
「e:余裕」、とあるが、本明細書に於いて、ｅで表示さ
れる余裕とは、本発明の一実施例を説明する為の図であ
る第２図を借りると、ワード線WLを挟んで対をなす第一
のコンタクト・ホールSHと第二のコンタクト・ホールBH
とを結ぶ線上に於いて、第一のコンタクト・ホールSHと
ワード線WLとの離間距離、及び、第二のコンタクト・ホ
ールBHとワード線WLとの離間距離を指すものと定義す
る。
本発明は、DRAMに於けるメモリ・セルを微細化し、且
つ、信頼性が高いものとするのに有効なレイアウトを持
った半導体記憶装置に関する。
つ、信頼性が高いものとするのに有効なレイアウトを持
った半導体記憶装置に関する。
今までのメモリに於けるレイアウトでは、電子計算機
データの都合から、直交する直線及びその直線に対して
45°をなす直線に限って用いられてきた。これは、デー
タを最小のグリッドに分割して構成するのに好都合な為
であり、このグリッドを充分に小さくすると、実質的に
任意の角度の斜め線を用いることが可能になるのである
が、そのデータ量は膨大なものとなるので、通常、その
ようなことは行われなかった。
データの都合から、直交する直線及びその直線に対して
45°をなす直線に限って用いられてきた。これは、デー
タを最小のグリッドに分割して構成するのに好都合な為
であり、このグリッドを充分に小さくすると、実質的に
任意の角度の斜め線を用いることが可能になるのである
が、そのデータ量は膨大なものとなるので、通常、その
ようなことは行われなかった。
然しながら、近年に於ける電子計算機の進歩は目覚ま
しく、前記のような制約は解消されつつある。
しく、前記のような制約は解消されつつある。
従って、斜め線を利用して如何にメモリ・セルを微細
化するか、しかも、短絡などを発生しない信頼性が高い
ものにするかを考慮したレイアウトが必要になる。
化するか、しかも、短絡などを発生しない信頼性が高い
ものにするかを考慮したレイアウトが必要になる。
第３図及び第４図は従来例を説明する為の工程要所に
於ける半導体記憶装置の要部平面図及び第３図に見られ
る線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表してい
る。
於ける半導体記憶装置の要部平面図及び第３図に見られ
る線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表してい
る。
図に於いて、ARは活性領域、Ｓはソース領域、Ｄはド
レイン領域、WLはワード線、WL′はワード線間隔、BLは
ビット線、BL′はビット線の張り出し部分、BHはビット
線コンタクト・ホール、SHは蓄積電極コンタクト・ホー
ル、SEは蓄積電極、GPはビット線の張り出し部分と隣接
ビット線との間隔、１はｐ型Si半導体基板、２は素子分
離絶縁膜、３はゲート絶縁膜、CPは対向電極（セル・プ
レート）をそれぞれ示している。
レイン領域、WLはワード線、WL′はワード線間隔、BLは
ビット線、BL′はビット線の張り出し部分、BHはビット
線コンタクト・ホール、SHは蓄積電極コンタクト・ホー
ル、SEは蓄積電極、GPはビット線の張り出し部分と隣接
ビット線との間隔、１はｐ型Si半導体基板、２は素子分
離絶縁膜、３はゲート絶縁膜、CPは対向電極（セル・プ
レート）をそれぞれ示している。
この半導体記憶装置では、図から明らかなように、ワ
ード線WL、ビット線BL、蓄積電極SE、対向電極CPの順に
積層されていて、この構成はメモリ・セルの微細化が進
展するにつれて主流になってゆくものと考えられる。
ード線WL、ビット線BL、蓄積電極SE、対向電極CPの順に
積層されていて、この構成はメモリ・セルの微細化が進
展するにつれて主流になってゆくものと考えられる。
この構成を実現する為には、ビット線BLと転送トラン
ジスタのソース領域Ｓとのコンタクト・ホールBHはワー
ド線WLを避けて形成し、蓄積電極SEと転送トランジスタ
のドレイン領域Ｄとコンタクト・ホールSHはワード線WL
及びビット線BLの両者を避けて形成する。
ジスタのソース領域Ｓとのコンタクト・ホールBHはワー
ド線WLを避けて形成し、蓄積電極SEと転送トランジスタ
のドレイン領域Ｄとコンタクト・ホールSHはワード線WL
及びビット線BLの両者を避けて形成する。
第３図及び第４図について説明した従来の半導体記憶
装置では、前記した制約が存在する為、ビット線BLに
は、転送トランジスタに於けるソース領域Ｓとのコンタ
クト・ホールBHを囲むように張り出し部分BL′を形成せ
ざるを得ず、従って、ビット線BLの表面積が増加して寄
生容量が大きくなる旨の欠点があり、また、図から明ら
かなように張り出し部分BL′の近傍では、ビット線BL間
の間隔が狭くなることから、短絡が発生し易い旨の欠点
もある。
装置では、前記した制約が存在する為、ビット線BLに
は、転送トランジスタに於けるソース領域Ｓとのコンタ
クト・ホールBHを囲むように張り出し部分BL′を形成せ
ざるを得ず、従って、ビット線BLの表面積が増加して寄
生容量が大きくなる旨の欠点があり、また、図から明ら
かなように張り出し部分BL′の近傍では、ビット線BL間
の間隔が狭くなることから、短絡が発生し易い旨の欠点
もある。
また、メモリ・セルに於けるビット線BL方向の長さDM
は、ビット線コンタクト・ホールBHと蓄積電極コンタク
ト・ホールSHとが略直線上に並ぶ為に長大なものとな
り、 DM＝ａ＋ｅ＋ｄ＋ｅ＋2c＋ｅ＋ｄ＋1/2WL′＝Ａ＋ｃ＋
ｅ＋ｄ＋1/2WL′ ここで、 a:ビット線コンタクト・ホールBHの幅の1/2 e:余裕 d:ワード線WLの幅 c:蓄積電極コンタクト・ホールSHの幅の1/2 WL′：ワード線WLの間隔 A:a＋ｅ＋ｄ＋ｅ＋ｃ＝ａ＋ｃ＋ｄ＋2e で表される。
は、ビット線コンタクト・ホールBHと蓄積電極コンタク
ト・ホールSHとが略直線上に並ぶ為に長大なものとな
り、 DM＝ａ＋ｅ＋ｄ＋ｅ＋2c＋ｅ＋ｄ＋1/2WL′＝Ａ＋ｃ＋
ｅ＋ｄ＋1/2WL′ ここで、 a:ビット線コンタクト・ホールBHの幅の1/2 e:余裕 d:ワード線WLの幅 c:蓄積電極コンタクト・ホールSHの幅の1/2 WL′：ワード線WLの間隔 A:a＋ｅ＋ｄ＋ｅ＋ｃ＝ａ＋ｃ＋ｄ＋2e で表される。
本発明は、ビット線BLにコンタクト・ホールBHを囲む
大きな張り出し部分BL′を形成しなくても済むように、
また、ビット線BL間に短絡が発生しないようにする。
大きな張り出し部分BL′を形成しなくても済むように、
また、ビット線BL間に短絡が発生しないようにする。
〔課題を解決するための手段〕 本発明を成すに当たり、前提とした条件は、 （１） 前記したビット線BLに於けるコンタクト・ホー
ルBHを囲む大きな張り出し部分BL′を形成しなくても済
むようにする為には、ビット線BLのコンタクト・ホール
BHの中心をビット線BLの中心線上に設定するのが最良で
あること、 （２） 蓄積電極コンタクト・ホールSHは、勿論、ワー
ド線WL及びビット線BLの両者を避けて形成する必要があ
り、また、その中心は相隣るビット線BLから等距離に在
ると共に相隣るワード線WLからも等距離に在るようにす
るのが最良であること、 （３） 前記（１）及び（２）に記述したところから、
組み合わされるビット線コンタクト・ホールBHと蓄積電
極コンタクト・ホールSHを結ぶ長さがＡ、即ち、ａ＋ｃ
＋ｄ＋2e（第３図参照）なる線はビット線BLが延在する
方向に対して角度をもったものとなるから、ソース領域
並びにドレイン領域などの活性領域のパターンは、それ
に相応しいものにする必要があり、また、その活性領域
のパターンに対応してワード線WLの形状も考慮されなけ
ればならないこと などである。
ルBHを囲む大きな張り出し部分BL′を形成しなくても済
むようにする為には、ビット線BLのコンタクト・ホール
BHの中心をビット線BLの中心線上に設定するのが最良で
あること、 （２） 蓄積電極コンタクト・ホールSHは、勿論、ワー
ド線WL及びビット線BLの両者を避けて形成する必要があ
り、また、その中心は相隣るビット線BLから等距離に在
ると共に相隣るワード線WLからも等距離に在るようにす
るのが最良であること、 （３） 前記（１）及び（２）に記述したところから、
組み合わされるビット線コンタクト・ホールBHと蓄積電
極コンタクト・ホールSHを結ぶ長さがＡ、即ち、ａ＋ｃ
＋ｄ＋2e（第３図参照）なる線はビット線BLが延在する
方向に対して角度をもったものとなるから、ソース領域
並びにドレイン領域などの活性領域のパターンは、それ
に相応しいものにする必要があり、また、その活性領域
のパターンに対応してワード線WLの形状も考慮されなけ
ればならないこと などである。
第１図は前記条件を考慮した本発明の原理を説明する
為の線図であり、第３図及び第４図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
為の線図であり、第３図及び第４図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
図に於いて、CLはビット線の中心線、ＣBHはビット線
コンタクト・ホールの中心、ＣSHは蓄積電極コンタクト
・ホールの中心、θは中心ＣBH及び中心ＣSHを結ぶ線と
ビット線の中心線CLとがなす角度をそれぞれ示してい
る。
コンタクト・ホールの中心、ＣSHは蓄積電極コンタクト
・ホールの中心、θは中心ＣBH及び中心ＣSHを結ぶ線と
ビット線の中心線CLとがなす角度をそれぞれ示してい
る。
さて、中心ＣBHと中心ＣSHを結ぶ線の長さは A:a＋ｃ＋ｄ＋2e であり、また、中心ＣSHとビット線の中心線CLまでの最
短の長さは 1/2b＋ｃ＋ｅ であって、図から明らかなように直角三角形ができる。
従って、 で表される。そこで、θは式（１）を満足させる値、或
いは、それに近い値に採り、活性領域やワード線WLもそ
れに合わせて形成すると良い。
短の長さは 1/2b＋ｃ＋ｅ であって、図から明らかなように直角三角形ができる。
従って、 で表される。そこで、θは式（１）を満足させる値、或
いは、それに近い値に採り、活性領域やワード線WLもそ
れに合わせて形成すると良い。
このようなことから、本発明の半導体記憶装置に於い
ては、ビット線（例えばビット線BL）の中心線（例えば
中心線CL）上に中心（例えば中心ＣBH）が在るビット線
コンタクト・ホール（例えばビット線コンタクト・ホー
ルBH）と、該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホール（例えば蓄積電極コンタクト・
ホールSH）の中心（例えば中心ＣSH）とを結ぶ線がビッ
ト線と角度θをなし、 a:ビット線コンタクト・ホールの幅の1/2 e:余裕 d:ワード線の幅 c:蓄積電極コンタクト・ホールの幅の1/2 b:ビット線の幅 で表され、そして、隣接するビット線からそれぞれの等
距離に且つ隣接するワード線からもそれぞれ等距離に在
る蓄積電極コンタクト・ホールと、 該ビット線コンタクト・ホールの中心と蓄積電極コン
タクト・ホールの中心とを結ぶ線に平行に延在し且つ平
面で見て蓄積電極コンタクト・ホールの中心を通りビッ
ト線に直交する線に線対称に折れ曲がったパターンをも
つ活性領域（例えば活性領域AR）と、該ビット線の延在
方向に直交する方向に延在し且つ該ビット線と交わる箇
所には該ビット線と直交する領域（例えば領域Z1）及び
その両側に在って該ビット線コンタクト・ホールの中心
と蓄積電極コンタクト・ホールの中心とを結ぶ線にそれ
ぞれ直交する領域（例えば領域Z2及びZ3）からなる屈曲
部分（例えば屈曲部分Ｚ）をもつワード線（例えばワー
ド線WL）とを備えているか、或いは、一転送トランジス
タに於ける第一及び第二の拡散領域（例えばドレイン領
域Ｄ及びソース領域Ｓ）を含む活性領域（例えば活性領
域AR）を有する半導体基板（例えばｐ型Si半導体基板
１）と、該半導体基板上に形成され該一転送トランジス
タに於ける第一及び第二の拡散領域に対応する第一及び
第二のコンタクト・ホール（例えば蓄積電極コンタクト
・ホールSH及びビット線コンタクト・ホールBH）を有す
る絶縁層と、該絶縁層に形成された該第一のコンタクト
・ホールを通して該第一の拡散領域に電気的に結合され
る蓄積電極（例えば蓄積電極SE）を有するスタックト・
キャパシタと、該半導体基板から電気的に隔離されてな
るワード線（例えばワード線WL）と、該半導体基板から
電気的に隔離され該絶縁層に形成された該第二のコンタ
クト・ホールを通して該第二の拡散領域に電気的に結合
されてなるビット線（例えばビット線BL）とを有し、且
つ、該第二のコンタクト・ホールは該ビット線の略中央
に位置し、該ワード線は該第一及び第二のコンタクト・
ホールの間に位置した屈曲部分（例えば屈曲部分Ｚ）を
備えている。
ては、ビット線（例えばビット線BL）の中心線（例えば
中心線CL）上に中心（例えば中心ＣBH）が在るビット線
コンタクト・ホール（例えばビット線コンタクト・ホー
ルBH）と、該ビット線コンタクト・ホールの中心と蓄積
電極コンタクト・ホール（例えば蓄積電極コンタクト・
ホールSH）の中心（例えば中心ＣSH）とを結ぶ線がビッ
ト線と角度θをなし、 a:ビット線コンタクト・ホールの幅の1/2 e:余裕 d:ワード線の幅 c:蓄積電極コンタクト・ホールの幅の1/2 b:ビット線の幅 で表され、そして、隣接するビット線からそれぞれの等
距離に且つ隣接するワード線からもそれぞれ等距離に在
る蓄積電極コンタクト・ホールと、 該ビット線コンタクト・ホールの中心と蓄積電極コン
タクト・ホールの中心とを結ぶ線に平行に延在し且つ平
面で見て蓄積電極コンタクト・ホールの中心を通りビッ
ト線に直交する線に線対称に折れ曲がったパターンをも
つ活性領域（例えば活性領域AR）と、該ビット線の延在
方向に直交する方向に延在し且つ該ビット線と交わる箇
所には該ビット線と直交する領域（例えば領域Z1）及び
その両側に在って該ビット線コンタクト・ホールの中心
と蓄積電極コンタクト・ホールの中心とを結ぶ線にそれ
ぞれ直交する領域（例えば領域Z2及びZ3）からなる屈曲
部分（例えば屈曲部分Ｚ）をもつワード線（例えばワー
ド線WL）とを備えているか、或いは、一転送トランジス
タに於ける第一及び第二の拡散領域（例えばドレイン領
域Ｄ及びソース領域Ｓ）を含む活性領域（例えば活性領
域AR）を有する半導体基板（例えばｐ型Si半導体基板
１）と、該半導体基板上に形成され該一転送トランジス
タに於ける第一及び第二の拡散領域に対応する第一及び
第二のコンタクト・ホール（例えば蓄積電極コンタクト
・ホールSH及びビット線コンタクト・ホールBH）を有す
る絶縁層と、該絶縁層に形成された該第一のコンタクト
・ホールを通して該第一の拡散領域に電気的に結合され
る蓄積電極（例えば蓄積電極SE）を有するスタックト・
キャパシタと、該半導体基板から電気的に隔離されてな
るワード線（例えばワード線WL）と、該半導体基板から
電気的に隔離され該絶縁層に形成された該第二のコンタ
クト・ホールを通して該第二の拡散領域に電気的に結合
されてなるビット線（例えばビット線BL）とを有し、且
つ、該第二のコンタクト・ホールは該ビット線の略中央
に位置し、該ワード線は該第一及び第二のコンタクト・
ホールの間に位置した屈曲部分（例えば屈曲部分Ｚ）を
備えている。
前記手段を採ることに依り、ビット線に於ける大きな
張り出し部分は形成する必要が無くなって寄生容量は低
減され、従って、S/Nが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は1.6倍から２倍程度に拡大することができ、そ
れにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
張り出し部分は形成する必要が無くなって寄生容量は低
減され、従って、S/Nが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は1.6倍から２倍程度に拡大することができ、そ
れにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
第２図は本発明一実施例の要部平面図を表し、第１図
及び第３図及び第４図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
及び第３図及び第４図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
図に於いて、ｂはビット線BLの幅、AR′は活性領域AR
の折れ曲がった部分、Ｚはワード線WLの屈曲部分、Z1乃
至Z3は屈曲部分Ｚをなす領域をそれぞれ示している。
の折れ曲がった部分、Ｚはワード線WLの屈曲部分、Z1乃
至Z3は屈曲部分Ｚをなす領域をそれぞれ示している。
本実施例に於いて、ビット線コンタクト・ホールの中
心ＣBHはビット線BLの中心線CL上にあることから、ビッ
ト線BLの張り出し部分BL′は従来技術に依った場合と比
較すると著しく小さく、ビット線BL間の短絡は低減さ
れ、また、寄生容量も小さくなる。
心ＣBHはビット線BLの中心線CL上にあることから、ビッ
ト線BLの張り出し部分BL′は従来技術に依った場合と比
較すると著しく小さく、ビット線BL間の短絡は低減さ
れ、また、寄生容量も小さくなる。
ビット線コンタクト・ホールの中心ＣBHと蓄積電極コ
ンタクト・ホールの中心ＣSHとを結ぶ線の長さは、Ａ、
即ち、ａ＋ｃ＋ｄ＋2eであり、そのビット線BLに対する
角度θは前記式（１）に表されているように選択する。
また、蓄積電極コンタクト・ホールの中心ＣSHとビット
線BLの中心線CLとを結ぶ最短の線の長さは1/2b＋ｃ＋ｅ
である。
ンタクト・ホールの中心ＣSHとを結ぶ線の長さは、Ａ、
即ち、ａ＋ｃ＋ｄ＋2eであり、そのビット線BLに対する
角度θは前記式（１）に表されているように選択する。
また、蓄積電極コンタクト・ホールの中心ＣSHとビット
線BLの中心線CLとを結ぶ最短の線の長さは1/2b＋ｃ＋ｅ
である。
活性領域ARは、ビット線コンタクト・ホールの中心Ｃ
BH並びに蓄積電極コンタクト・ホールの中心ＣSHを結ぶ
線に平行に延在し、そして、平面で見て、蓄積電極コン
タクト・ホールの中心ＣSHを通り且つビット線BLの中心
線CLに垂直に交わる線に対して線対称に折れ曲がった部
分AR′を有している。
BH並びに蓄積電極コンタクト・ホールの中心ＣSHを結ぶ
線に平行に延在し、そして、平面で見て、蓄積電極コン
タクト・ホールの中心ＣSHを通り且つビット線BLの中心
線CLに垂直に交わる線に対して線対称に折れ曲がった部
分AR′を有している。
ワード線WL延在方向は、勿論、ビット線BLの延在方向
と直交するのであるが、その交わる箇所には屈曲部分Ｚ
が存在し、その屈曲部分Ｚはビット線BLの中心線CLに直
交する領域Z1並びにその領域Z1の両側に在ってビット線
コンタクト・ホールの中心ＣBHと蓄積電極コンタクト・
ホールの中心ＣSHとを結ぶ線に直交する領域Z2及びZ3の
それぞれから成っている。
と直交するのであるが、その交わる箇所には屈曲部分Ｚ
が存在し、その屈曲部分Ｚはビット線BLの中心線CLに直
交する領域Z1並びにその領域Z1の両側に在ってビット線
コンタクト・ホールの中心ＣBHと蓄積電極コンタクト・
ホールの中心ＣSHとを結ぶ線に直交する領域Z2及びZ3の
それぞれから成っている。
このような構成のメモリ・セルに於けるビット線BL方
向の長さは、 で表され、ワード線間隔WL′は介在しない為、それを拡
げることが可能になり、微細化しても短絡を生ずる危険
は低減される。
向の長さは、 で表され、ワード線間隔WL′は介在しない為、それを拡
げることが可能になり、微細化しても短絡を生ずる危険
は低減される。
具体的には、0.5〔μｍ〕を最小線幅間隔とし、以下
の数値、即ち、 ａ＝ｃ＝0.3〔μｍ〕 ｂ＝ｄ＝0.5〔μｍ〕 ｅ＝0.4〔μｍ〕 WL′＝0.5〔μｍ〕 を代入すると、メモリ・セルに於いて、 ビット線BL方向の長さ:3.29〔μｍ〕 （従来技術に依った場合は、ワード線間隔を最小線幅
である0.5〔μｍ〕として、3.35〔μｍ〕） ワード線間隔:0.8〔μｍ〕 （従来技術に依った場合は、前記同様、最小線幅を0.
5〔μｍ〕として、セル・ビット線方向の長さ3.35〔μ
ｍ〕） ビット線間隔:1.0〔μｍ〕 （従来技術に依った場合は0.5〔μｍ〕） とメモリ・セルの面積は若干小さくなり、間隔は逆に1.
6〜２倍に広がる。
の数値、即ち、 ａ＝ｃ＝0.3〔μｍ〕 ｂ＝ｄ＝0.5〔μｍ〕 ｅ＝0.4〔μｍ〕 WL′＝0.5〔μｍ〕 を代入すると、メモリ・セルに於いて、 ビット線BL方向の長さ:3.29〔μｍ〕 （従来技術に依った場合は、ワード線間隔を最小線幅
である0.5〔μｍ〕として、3.35〔μｍ〕） ワード線間隔:0.8〔μｍ〕 （従来技術に依った場合は、前記同様、最小線幅を0.
5〔μｍ〕として、セル・ビット線方向の長さ3.35〔μ
ｍ〕） ビット線間隔:1.0〔μｍ〕 （従来技術に依った場合は0.5〔μｍ〕） とメモリ・セルの面積は若干小さくなり、間隔は逆に1.
6〜２倍に広がる。
本発明の半導体記憶装置に於いては、ビット線コンタ
クト・ホールの中心をビット線の中心線上におき、ま
た、そのビット線コンタクト・ホールと組み合わせる蓄
積電極コンタクト・ホールはビット線延在方向と所定の
角度をなす斜め方向に形成され、そして、活性領域やワ
ード線も斜めの角度に対応するように形成してある。
クト・ホールの中心をビット線の中心線上におき、ま
た、そのビット線コンタクト・ホールと組み合わせる蓄
積電極コンタクト・ホールはビット線延在方向と所定の
角度をなす斜め方向に形成され、そして、活性領域やワ
ード線も斜めの角度に対応するように形成してある。
前記構成を採ることに依り、ビット線に於ける大きな
張り出し部分は形成する必要が無くなって寄生容量は低
減され、従って、S/Nが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は1.6倍から２倍程度に拡大することができ、そ
れにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
張り出し部分は形成する必要が無くなって寄生容量は低
減され、従って、S/Nが改善されると共に充放電電流も
低減されて消費電力が少なくなり、そして、短絡が発生
するなどの問題も解消される。また、ワード線間隔も拡
げることができるので、ビット線同様、短絡が発生する
虞は少なくなる。具体的には、ビット線或いはワード線
の間隔は1.6倍から２倍程度に拡大することができ、そ
れにも拘わらず、セル面積は僅かではあるが（〜２
〔％〕）小さくすることができる。
第１図は本発明の原理を説明する為の線図、第２図は本
発明一実施例の要部平面図、第３図は従来例の要部平面
図、第４図は第３図に見られる線Ｘ−Ｘに沿う要部切断
側面図をそれぞれ表している。 図において、ARは活性領域、Ｓはソース領域、Ｄはドレ
イン領域、WLはワード線、WL′はワード線間隔、BLはビ
ット線、BL′はビット線の張り出し部分、BHはビット線
コンタクト・ホール、SHは蓄積電極コンタクト・ホー
ル、SEは蓄積電極、GPはビット線の張り出し部分と隣接
ビット線との間隙、１はｐ型Si半導体基板、２は素子分
離絶縁膜、３はゲート絶縁膜、CPは対向電極（セル・プ
レート）、ｂはビット線の幅、AR′は活性領域ARに於け
る折れ曲がった部分、Ｚはワード線WLの屈曲部分をそれ
ぞれ示している。
発明一実施例の要部平面図、第３図は従来例の要部平面
図、第４図は第３図に見られる線Ｘ−Ｘに沿う要部切断
側面図をそれぞれ表している。 図において、ARは活性領域、Ｓはソース領域、Ｄはドレ
イン領域、WLはワード線、WL′はワード線間隔、BLはビ
ット線、BL′はビット線の張り出し部分、BHはビット線
コンタクト・ホール、SHは蓄積電極コンタクト・ホー
ル、SEは蓄積電極、GPはビット線の張り出し部分と隣接
ビット線との間隙、１はｐ型Si半導体基板、２は素子分
離絶縁膜、３はゲート絶縁膜、CPは対向電極（セル・プ
レート）、ｂはビット線の幅、AR′は活性領域ARに於け
る折れ曲がった部分、Ｚはワード線WLの屈曲部分をそれ
ぞれ示している。
Claims (2)
- 【請求項１】ビット線の中心線上に中心が在るビット線
コンタクト・ホールと、 該ビット線コンタクト・ホールの中心と蓄積電極コンタ
クト・ホールの中心とを結ぶ線がビット線と角度θをな
し、 a:ビット線コンタクト・ホールの幅の1/2 e:余裕 d:ワード線の幅 c:蓄積電極のコンタクト・ホールの幅の1/2 b:ビット線の幅 で表され、そして、隣接するビット線からそれぞれ等距
離に且つ隣接するワード線からもそれぞれ等距離に在る
蓄積電極コンタクト・ホールと、 該ビット線コンタクト・ホールの中心と蓄積電極コンタ
クト・ホールの中心とを結ぶ線に並行に延在し且つ平面
で見て蓄積電極コンタクト・ホールの中心を通りビット
線に直交する線に線対称に折れ曲がったパターンをもつ
活性領域と、 該ビット線の延在方向に直交する方向に延在し且つ該ビ
ット線と交わる箇所には該ビット線と直交する領域及び
その両側に在って該ビット線コンタクト・ホールの中心
と蓄積電極コンタクト・ホールの中心とを結ぶ線にそれ
ぞれ直交する領域からなる屈曲部分をもつワード線と を備えてなることを特徴とする半導体記憶装置。 - 【請求項２】一転送トランジスタに於ける第一及び第二
の拡散領域を含む活性領域を有する半導体基板と、 該半導体基板上に形成され該一転送トランジスタに於け
る第一及び第二の拡散領域に対応する第一及び第二のコ
ンタクト・ホールを有する絶縁層と、 該絶縁層に形成された該第一のコンタクト・ホールを通
して該第一の拡散領域に電気的に結合される蓄積電極を
有するスタックト・キャパシタと、 該半導体基板から電気的に隔離されてなるワード線と、 該半導体基板から電気的に隔離され該絶縁層に形成され
た該第二のコンタクト・ホールを通して該第二の拡散領
域に電気的に結合されてなるビット線とを有し、且つ、 該第二のコンタクト・ホールは該ビット線の略中央に位
置し、 該ワード線は該第一及び第二のコンタクト・ホールの間
に位置した屈曲部分を備えてなることを特徴とする半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009924A JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
| US07/551,237 US5014103A (en) | 1989-01-20 | 1990-07-11 | Dynamic random access memory having improved layout and method of arranging memory cell pattern of the dynamic random access memory |
| KR1019900010570A KR940001019B1 (ko) | 1989-01-20 | 1990-07-12 | 개선된 배치도를 갖는 다이나믹 랜덤 액세스 메모리와 다이나믹 랜덤 액세스 메모리의 메모리 셀 패턴을 배열하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009924A JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192162A JPH02192162A (ja) | 1990-07-27 |
| JP2777896B2 true JP2777896B2 (ja) | 1998-07-23 |
Family
ID=11733634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009924A Expired - Lifetime JP2777896B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5014103A (ja) |
| JP (1) | JP2777896B2 (ja) |
| KR (1) | KR940001019B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2792211B2 (ja) * | 1990-07-06 | 1998-09-03 | 日本電気株式会社 | 半導体記憶装置 |
| KR920017248A (ko) * | 1991-02-18 | 1992-09-26 | 문정환 | 반도체 메모리 소자의 커패시터 제조방법 |
| TW301782B (ja) * | 1991-08-16 | 1997-04-01 | Gold Star Electronics | |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
| US5194753A (en) * | 1991-11-19 | 1993-03-16 | Micron Technology, Inc. | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits |
| KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
| KR960006693B1 (ko) * | 1992-11-24 | 1996-05-22 | 현대전자산업주식회사 | 고집적 반도체 접속장치 및 그 제조방법 |
| JP2786591B2 (ja) * | 1993-02-01 | 1998-08-13 | 松下電器産業株式会社 | 半導体記憶装置の製造方法 |
| JP2759631B2 (ja) * | 1995-09-04 | 1998-05-28 | エルジイ・セミコン・カンパニイ・リミテッド | 半導体メモリセル及びその製造方法 |
| US5830791A (en) * | 1995-09-06 | 1998-11-03 | Lg Semicon Co., Ltd. | Manufacturing process for a DRAM with a buried region |
| JP2803712B2 (ja) * | 1995-11-10 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| EP0861503B1 (en) * | 1995-11-13 | 2002-02-27 | Micron Technology, Inc. | Electrostatic discharge protection circuit comprising staggered contacts |
| US5825061A (en) * | 1995-12-06 | 1998-10-20 | Utron Technology Inc. | Channel-type stack capacitor for DRAM cell |
| US6291846B1 (en) | 1996-06-19 | 2001-09-18 | Fujitsu Limited | DRAM semiconductor device including oblique area in active regions and its manufacture |
| KR100239404B1 (ko) * | 1996-07-31 | 2000-01-15 | 김영환 | 디램(dram) 및 그의 셀 어레이방법 |
| KR100198634B1 (ko) | 1996-09-07 | 1999-06-15 | 구본준 | 반도체 소자의 배선구조 및 제조방법 |
| KR100214524B1 (ko) * | 1996-11-27 | 1999-08-02 | 구본준 | 반도체 메모리 소자의 제조방법 |
| KR100431817B1 (ko) * | 1996-12-20 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| KR100356826B1 (ko) * | 1997-05-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체장치 및 그의 제조방법 |
| US6566759B1 (en) * | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| KR100538630B1 (ko) * | 1999-12-08 | 2005-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자격리층 형성 방법 |
| US6396096B1 (en) * | 2000-06-21 | 2002-05-28 | International Business Machines Corporation | Design layout for a dense memory cell structure |
| TW550758B (en) * | 2002-08-09 | 2003-09-01 | Nanya Technology Corp | Test key and test method for detecting whether the overlay of bit line contact and active area of DRAM is normal |
| KR20040037841A (ko) * | 2002-10-30 | 2004-05-08 | 주식회사 하이닉스반도체 | 디램의 셀 구조 및 그 제조방법 |
| US8030697B2 (en) * | 2007-09-18 | 2011-10-04 | Samsung Electronics Co., Ltd. | Cell structure of semiconductor device having an active region with a concave portion |
| KR101087830B1 (ko) * | 2009-01-05 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
| CN107634057B (zh) * | 2017-10-30 | 2018-10-16 | 睿力集成电路有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239969A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
-
1989
- 1989-01-20 JP JP1009924A patent/JP2777896B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-11 US US07/551,237 patent/US5014103A/en not_active Expired - Lifetime
- 1990-07-12 KR KR1019900010570A patent/KR940001019B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001019B1 (ko) | 1994-02-08 |
| KR920003321A (ko) | 1992-02-29 |
| JPH02192162A (ja) | 1990-07-27 |
| US5014103A (en) | 1991-05-07 |
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