JP2799075B2

JP2799075B2 - 画素密度変換方式

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Publication number: JP2799075B2
Application number: JP2340424A
Authority: JP
Inventors: 崇行澤田; 明斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH04205674A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、画像の画素密度変換を任意の変換率で高
速に実行する画素密度変換方式に関する。

（従来の技術）従来、画像の画素密度変換を高速で実行する方法とし
ては、変換率をもとにして原画像における副走行方向の
アドレス計算を行なうことにより、変換画像を構成する
主走査方向ラインを、原画像を構成する主走査方向ライ
ンの中から逐次抽出し、抽出されたラインを対象にして
間引き、補間を行なう方法がある。この方法では、主走
査方向において原画素列に対する間引き、補間により１
度に複数の変換画素が得られるため、高速な画素密度変
換が可能となっている。

（発明が解決しようとする課題）しかしながら、上述した従来の方法を用いて任意の変
換率による画素密度変換を行なう場合、副走査方向に関
しては変換率をもとに計算したアドレスから原画像ライ
ンを抽出するので問題はないが、主走査方向の変換で行
なわれる間引き、補間処理では、もとの画素数ｍと処理
後の画素数ｎとの間でn/mの変換率しか成り立たず、し
かもｍおよびｎは整数値しか取り得ないので、任意の交
換率を反映させることができない。したがって、従来の
方法は処理が高速である反面、任意の変換率による画素
密度変換が不可能であるという問題があった。

そこで、本発明は、間引き、補間を用いた画像の画素
密度変換を任意の変換率で高速に実行することのできる
画素密度変換方式を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の画素密度変換方式は、原画像内の原画素列を
読み出す主走査方向アドレスおよび副走査方向アドレス
を任意の交換率に応じて任意のステップで出力するアド
レス発生手段と、このアドレス発生手段により出力され
たアドレスから読み出された主走査方向に並ぶｍ個（ｍ
は整数）の画素からなる原画素列に対して間引き、補間
を行なうことにより変換画像の主走査方向に並ぶｎ個
（ｎは整数）の画素からなる変換画素列を発生する手段
をｍおよびｎの取る値の組み合わせに応じて複数有する
変換画素列発生手段と、から構成される画素密度変換方
式であって、前記変換画素列発生手段が、任意の変換率
ｒ（ｒは実数）に最も近い値をとるn/mの間引き、補間
を選択し、前記アドレス発生手段が、前記変換率ｒおよ
び変換画素列発生手段が発生する変換画素列の画素数ｎ
に対してn/rで表される主走査方向アドレスステップお
よび1/rで表わされる副走査方向アドレスステップでア
ドレスを生成することにより、間引き、補間による画素
密度変換を任意の変換率で行なうことを特徴としてい
る。

（作用）原画素列に対する間引き、補間を行なうとともに、そ
の原画素列を任意の変換率を反映した主走査方向アドレ
スステップおよび副走査方向アドレスステップで読出す
ことにより、画素密度変換を任意の変換率で高速に実行
することができる。

（実施例）以下、本発明の一実施例について図面を参照して説明
する。

第１図は、本発明に係る画素密度変換方式を実施する
ためのハードウェアの構成を概略的に示すものである。
すなわち、このハードウェアは、アドレス発生回路１
と、アドレス変換回路２と、画像メモリ３と、ビット・
ブロック・トランスファ・ロジック（以下、BTLと記述
する）回路４と、変換画素列発生回路５と、シーケンサ
６とから構成されている。

アドレス発生回路１は、主走査方向、副走査方向それ
ぞれについてアドレス初期値およびアドレスステップを
もとに原画像からの原画素列を読み出し、アドレスを計
算して出力する。アドレス発生回路１から出力されたア
ドレスは、主走査方向アドレスｘ、副走査方向アドレス
ｙからなる２次元アドレスである。アドレス変換回路２
は、この２次元アドレスを原画像メモリ３をアクセスす
るのに直接必要なリニアアドレスＡに、変換式Ａ＝ｙ×
xw＋ｘを用いて変換する。ただし、xwは原画像の主走査
方向の幅を表す。

アドレス変換回路２から出力されたリニアアドレスか
ら原画素列を読出すとき、その原画素列の先頭は一般に
画像メモリ３のワード境界と一致せず、ワード境界から
の変位も一定ではない。そこで、BTL回路４は、ｍビッ
ト構成の原画素列を含む１〜数ワードのデータを画像メ
モリ３から読み込んだ後、主走査方向アドレスをもとに
原画素列のLSB（Least Significant Bit）をワード境界
に合わせるためにビットシフト操作を行ない、その結果
を変換画素列発生回路５に出力する。シーケンサ６はBT
L回路４の入出力を制御する。変換画素列発生回路５
は、ｍビットで構成された原画素列入力に対してn/mの
間引き、補間を選択的に行ない、その結果をｎビットの
変換画素列として入力する。

次に、このような構成のハードウェアを用いた画素密
度変換の処理を簡単に説明する。すなわち、画像メモリ
３には、原画像データが格納されているものとし、変換
率ｒ（ｒは実数）は与えられているものとする。最初
に、変換率ｒから間引き、補間のパラメータｍおよびｎ
が決定される。なお、ｍおよびｎの決定方法については
後述する。さらに、ｒおよび決定されたｎから主走査方
向のアドレスステップΔｘ＝n/rと副走査方向アドレス
ステップΔｙ＝1/rが計算される。なお、m,n,Δx,Δｙ
は、それぞれ図示しない外部回路、たとえばCPUによっ
て求められる。

次に、主走査方向アドレスおよび副走査方向アドレス
が、アドレス発生回路１によってそれぞれΔｘおよびΔ
ｙのアドレスステップで生成される。生成された２次元
アドレスは、アドレス変換回路２によりリニアアドレス
に変換される。このリニアアドレスから１〜数ワードの
原画像データがBTL回路４に読み込まれた後、シフト操
作によってｍビットの原画素列が抽出され、変換画素列
発生回路５に入力される。変換画素列発生回路５では、
入力されたｍビットの原画素列に対して間引き、補間が
行なわれ、ｎビットの変換画素列が出力される。ただ
し、変換画素列発生回路５には、このときn/m倍の間引
き、補間を選択するようにn/mセレクト信号を予め入力
する。２次元アドレス生成から変換画素列発生までの処
理は、画素密度変換終了まで繰り返される。

次に、間引き、補間パラメータｍおよびｎを決定する
方法について説明する。

ｍはM0,M1,・・・,Mkの内いずれかの値を取り、ｎはN
0,N1,・・・,Nkの内のいずれかの値を取るものとする。
間引き、補間の倍率としては、N0/M0,N1/M1,・・・,Nk/
Mkの内のいずれかの値を取るものとし、その大小関係は
次式のようになっているものとする。

N0/M0＜N1/M1＜・・・＜Nk/Mk ここで、変換率ｒが、 Ni−1/Mi−１＜ｒ≦Ni/Mi （１≦ｉ≦ｋ） ……（１）のとき、ｎ＝Ni、ｍ＝Mi すなわち、間引き、補間の倍率を n/m＝Ni/Mi と決定する。ただし、ｍおよびｎを決定する条件として
（１）式の代わりに、 Ni/Mi＜ｒ≦Ni＋1/Mi＋１（０≦ｉ＝ｋ−１） ……（２）か、または (Ni-1/Mi-1+Ni/Mi)/2＜ｒ≦(Ni/Mi+Ni+1/Mi+1)/2 （１≦ｉ≦ｋ−１） ……（３）などを用いてもよい。

本実施例では、ｍ及びｎがそれぞれ「16」、「17」、
・・・、「32」のいずれかの値を取り、間引き、補間の
倍率として16/32、17/32、・・・、32/32、・・・、32/
17、32/16のいずれかのモードを取り得るものと決めて
いる。ここに、第２図は、上述の方法から求めた本実施
例における間引き、補間モードn/m、主走査方向アドレ
スステップΔｘ、副走査方向アドレスステップΔｙと変
換率ｒの対応関係を示している。

次に、第１図で示したハードウエアの各構成要素につ
いて詳細に説明する。

第３図は、前記変換画素列発生回路５を示すものであ
る。この変換画素列発生回路５は、主としてオア回路群
７と、複数の32ビットセレクタ8,…と、32ビット×２の
セレクタ９とで構成されている。各セレクタ８には共通
のセレクト信号が入力されており、このセレクト信号は
間引き、補間の倍率n/mを表している。また、各セレク
タ８からの１ビットの出力信号は変換画素列の構成要素
となる。従って、各セレクタ８は、32個の間引き、補間
モードの中からn/mの間引き、補間を選択することにな
る。なお、等倍時は最終段にあるセレクタ９のセレクト
信号がアクティブになり、出力として間引き、補間の結
果ではなく、原画素列データが選択される。また、各セ
レクタ８への入力には、原画素列データのほかに、オア
回路群７において隣接原画素同士の論理和をとったもの
を入力することができるようになっている。

第４図は、第３図における信号Y16を出力するセレク
タ８を代表して示すものである。このセレクタ８は、デ
ータ入力端Ｄに入力された32個のデータの内の１つを、
セレクト信号入力端Ｓに入力されたセレクト信号S0〜S4
によって選択し、出力するようになっている。

第５図は、セレクト信号S0〜S4と間引き、補間モード
n/mおよび各セレクタ８からの出力の対応関係を示すも
のである。第５図において、本実施例では、原画素列か
ら1/（n/m）の間隔で変換画素を抽出することを基本と
しながら、間引かれる原画素の分布が原画素列内におい
て左右対象となることと、連続して抽出される原画素の
長さが原画素の１ライン内において均等になること、と
いう２つの条件を満たすように各セレクタ８の出力を決
定している。さらに、間引かれる画素の情報も変換画素
に反映されるように、間引かれる画素とそれに隣接する
画素との論理和をとった結果をセレクタ出力として設定
している。これにより、変換画素においてい細線などが
不当に抜けてしまうことを防ぐことができる。第３図、
第４図および第５図において、D00〜D31は原画素列デー
タ、R00〜R30はそれぞれ［D00とD01との論理和をとった
もの］〜［D30とD31との論理和をとったもの］、Y00〜Y
31は各セレクタ８からの出力すなわち変換画素列データ
である。

第６図は、前記アドレス発生回路１を示すものであ
る。なお、以下の説明では、ｍビットの原画素列が含ま
れる１〜数ワードの原画素データを画像メモリ３から読
み出す一連の動作のことをまとめて「原画素列リードア
クセス」と表現する。また、第６図中、CLKは画像メモ
リ３に対する原画素列リードアクセスに同期したクロッ
ク、NEWLINEは原画素列読み出しラインの更新時からラ
イン更新後の第１回目の原画素列リードアクセス終了ま
でアクティブな信号、INITLINEは原画像の初期ラインに
対するアクセス時のみアクティブな信号である。

まず、主走査方向アドレスの生成方法について説明す
る。加算器10は、現在の主走査方向アドレスに主走査方
向アドレスステップを加えて出力する。フリップフロッ
プ11は、加算器10からの出力を原画像メモリ３に対する
原画素列リードアクセスを行なう度にラッチする。セレ
クタ12は、原画像の読み出しラインが更新されたかどう
かを判定して、更新直接の原画像列リードアクセス時の
み主走査方向アドレス初期値を選択し、その他の場合は
フリップフロップ11からのラッチ出力を選択して主走査
方向アドレスとして出力する。

次に、副走査方向アドレスの生成方法について説明す
る。加算器13は、現在の副走査方向アドレスに副走査方
向アドレスステップを加えて出力する。フリップフロッ
プ14は、加算器13からの出力を現画像メモリ３に対する
読み出しライン更新の度にラッチする。セレクタ15は、
原画像の初期ラインに対する原画素列リードアクセス時
のみ副走査方向アドレス初期値を選択し、そのほかの場
合はフリップフロップ14からのラッチ出力を選択して、
副走査方向アドレスとして出力する。

以上、本実施例のハードウェアについて説明したが、
このハードウェアを用いて行なわれる画素密度変換の処
理の特徴を具体例を用いて説明する。

第７図は、変換率ｒ＝0.5938のときの画素密度変換の
模式図を示すものである。ただし、第７図（ａ）は原画
像を、第７図（ｂ）は変換画像をそれぞれ表す。また、
第７図（ａ），（ｂ）において、太線で囲まれた斜線部
分は、それぞれｍ画素構成の原画素列、ｎ画素構成の変
換画素列である。ここで、ｍおよびｎは、第２図により
ｍ＝32、ｎ＝20と決まる。したがって、変換画素列発生
回路５は20/32の間引き、補間を選択する。ただし、こ
のｍおよびｎの値は、19/32（0.5937）＜ｒ≦20/32（0.
6250）を満たす変換率ｒに対して共通であるため、この
間引き、補間だけでは任意の変換率による画素密度変換
は不可能である。

そこで、任意の変換率ｒを処理に反映させるために、
ｒを用いて求めたアドレスステップで原画素列を読み出
す。アドレスステップはそれぞれ、 Δｘ＝n/r＝33.681 Δｙ＝1/r＝1.684 となる。原画像データの先頭アドレスを主走査方向、副
走査方向ともに「０」とすると、原画素列の読み出しア
ドレスは上記のアドレスステップから、走査方向につい
ては「０」、「33」、「67」、「101」・・・となり、
副走査方向については「０」、「１」、「３」、
「５」、「６」、「８」、「10」・・・となる。したが
って、原画素列は第７図（ａ）に示されている位置から
読み出されることになり、主走査方向、副走査方向とも
に任意の変換率ｒが反映される。特に、主走査方向につ
いては間引き、補間により一度に複数（ｎ）個の変換画
素が得られることに加えて、任意の変換率ｒを設定でき
る。ただし、上記のアドレス値は、アドレス発生回路１
からの出力の小数部を切り捨てたものであるが、四捨五
入して求めてもよい。

変換画像は変換画素列が第７図（ｂ）のように配列さ
れることによって構成される。第７図（ｂ）の変換画素
列の左端に付けられた番号は、その変換画素列が第７図
（ａ）の中の同じ番号が記された原画素列を間引き、補
間して得られたものであることを示す。また、第８図
は、画像の１ラインだけに注目して間引き、補間（この
場合は間引き）が行なわれる様子を画素単位で示したも
のである。第８図の原画像中のラインにおいて、黒で示
した画素は間引かれずに保存され、斜線で示した画素は
その右隣の画素との論理和をとった結果が変換画素とな
ることを示している。

［発明の効果］以上詳述したように本発明によれば、原画素列に対す
る間引き、補間を行なうとともに、その原画素列を任意
の変換率を反映した主走査方向アドレスステップおよび
副走査方向アドレスステップで読出すことにより、画素
密度変換を任意の変換率で高速に実行することのできる
画素密度変換方式を提供することができる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
は本発明に係る画素密度変換方式を実施するためのハー
ドウェア構成を概略的に示すブロック図、第２図は間引
き、補間モード、主走査方向アドレスステップ、副走査
方向アドレスステップとの変換率との対応関係を示す
図、第３図は変換画素列発生回路の構成を示すブロック
図、第４図は変換画素列発生回路の構成要素であるセレ
クタの入出力信号を説明するための図、第５図は間引
き、補間モードとセレクト信号および変換画素列発生回
路中の各セレクタの出力との対応関係を示す図、第６図
はアドレス発生回路の構成を示すブロック図、第７図は
原画素列および変換画素列の位置関係等を説明するため
の画素密度変換の模式図、第８図は画像の１ラインに注
目した間引き、補間を説明するための模式図である。１……アドレス発生回路、２……アドレス変換回路、３
……画像メモリ、４……BTL回路、５……変換画素列発
生回路、６……シーケンサ、７……オア回路群、8,9,1
2,15……セレクタ、10,13……加算器、11,14……フリッ
プフロップ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 3/40 H04N 1/387 101 H04N 1/393

Claims

(57)【特許請求の範囲】

【請求項１】原画像内の原画素列を読み出す主走査方向
アドレスおよび副走査方向アドレスを任意の変換率に応
じて任意のステップで出力するアドレス発生手段と、このアドレス発生手段により出力されたアドレスから読
み出された主走査方向に並ぶｍ個（ｍは整数）の画素か
らなる原画素列に対して間引き、補間を行なうことによ
り変換画像の主走査方向に並ぶｎ個（ｎは整数）の画素
からなる変換画素列を発生する手段をｍおよびｎの取る
値の組み合わせに応じて複数有する交換画素列発生手段
とから構成される画素密度変換方式であって、前記変換画素列発生手段が、任意の変換率ｒ（ｒは実
数）に基も近い値をとるn/mの間引き、補間を選択し、
前記アドレス発生手段が、前記変換率ｒおよび変換画素
列発生手段が発生する変換画素列の画素数ｎに対してn/
rで表される主走査方向アドレスステップおよび1/rで表
わされる副走査方向アドレスステップでアドレスを生成
することにより、間引き、補間により画素密度変換を任
意の変換率で行なうことを特徴とする画素密度変換方
式。