JP2805210B2 - 昇圧回路 - Google Patents
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- JP2805210B2 JP2805210B2 JP14749389A JP14749389A JP2805210B2 JP 2805210 B2 JP2805210 B2 JP 2805210B2 JP 14749389 A JP14749389 A JP 14749389A JP 14749389 A JP14749389 A JP 14749389A JP 2805210 B2 JP2805210 B2 JP 2805210B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は、昇圧回路に関するものである。
ロ．従来技術 例えば不揮発性半導体メモリーとして、電気的に情報
の書き込み及び消去が可能なEEPROM（electrically era
sable and programmable read only memory）が一般に
知られているが、このメモリーでは、一般に書き込み及
び消去時に高電圧が必要となる。
の書き込み及び消去が可能なEEPROM（electrically era
sable and programmable read only memory）が一般に
知られているが、このメモリーでは、一般に書き込み及
び消去時に高電圧が必要となる。
そして、現在汎用されているEEPROMでは、必要な高電
圧を素子内部に発生させるための昇圧回路（チャージ・
ポンプ）が内蔵されている方式のものが主流となってい
る。
圧を素子内部に発生させるための昇圧回路（チャージ・
ポンプ）が内蔵されている方式のものが主流となってい
る。
そこで、そのような昇圧回路として、従来から第11図
に示すような回路が一般に用いられている（IEEE JOURN
AL OF SOLID−STATE CIRCUITS,VOL.SC−21,NO.5,OCTOBE
R 1986の857ページ及びNIKKEI ELECTRONICS 1985.10.21
の150ページ参照）。
に示すような回路が一般に用いられている（IEEE JOURN
AL OF SOLID−STATE CIRCUITS,VOL.SC−21,NO.5,OCTOBE
R 1986の857ページ及びNIKKEI ELECTRONICS 1985.10.21
の150ページ参照）。
即ち、図に示すように、ＮチャネルMOSトランジスタ
（ここでは、エンハンスメント形を用いている。以下の
各例も同様。）及びコンデンサを用いて２相クロック方
式で構成されるものであって、電源電圧（VDD）がＮチ
ャネルMOSトランジスタQP1のドレイン及びゲートに夫々
接続され、トランジスタQP1のソースは、ＮチャネルMOS
トランジスタQT1のドレイン及びゲートに夫々接続され
ている。
（ここでは、エンハンスメント形を用いている。以下の
各例も同様。）及びコンデンサを用いて２相クロック方
式で構成されるものであって、電源電圧（VDD）がＮチ
ャネルMOSトランジスタQP1のドレイン及びゲートに夫々
接続され、トランジスタQP1のソースは、ＮチャネルMOS
トランジスタQT1のドレイン及びゲートに夫々接続され
ている。
そして、同様にＮチャネルMOSトランジスタQT2……QT
5が電源電圧（VDD）と高電圧出力（VPP）との間に夫々
直列に接続され（この例は５個のＮチャネルMOSトラン
ジスタが夫々直列に接続されている）、トランジスタQT
1、QT3及びQT5の夫々のドレイン及びゲートは、コンデ
ンサC1を介して夫々クロック入力φ１に接続されてい
て、さらにトランジスタQT2及びQT4の夫々のドレイン及
びゲートは、コンデンサC2を介して夫々クロック入力φ
２に接続されている。
5が電源電圧（VDD）と高電圧出力（VPP）との間に夫々
直列に接続され（この例は５個のＮチャネルMOSトラン
ジスタが夫々直列に接続されている）、トランジスタQT
1、QT3及びQT5の夫々のドレイン及びゲートは、コンデ
ンサC1を介して夫々クロック入力φ１に接続されてい
て、さらにトランジスタQT2及びQT4の夫々のドレイン及
びゲートは、コンデンサC2を介して夫々クロック入力φ
２に接続されている。
上述した昇圧回路においては、電源電圧（VDD）から
トランジスタQP1によって供給された電荷が、第12図に
示すようなクロックφ１及びφ２によって増加されなが
ら各トランジスタQT1……QT5を通って出力（VPP）へシ
フトされている。
トランジスタQP1によって供給された電荷が、第12図に
示すようなクロックφ１及びφ２によって増加されなが
ら各トランジスタQT1……QT5を通って出力（VPP）へシ
フトされている。
上述した昇圧回路についての問題点を第11図における
ＮチャネルMOSトランジスタQT1の電荷の伝送について考
える。即ち、クロックの電圧をVc、各コンデンサの容量
をＣ、トランジスタQT1のしきい値電圧をVt（トランジ
スタQP1及びQT2……QT5も同様とする。）とし、電荷転
送前のノードN1（トランジスタQT1のドレイン）及びN2
（トランジスタQT1のソース）の各電圧をV1及びV2、電
荷転送後のノードN2の電圧をVxとすると、電荷の転送前
後においてノードN1及びN2における電荷量は、 Ｃ（V1＋Vc）＋CV2＝Ｃ（Vx＋Vt）＋VxC と表すことができる。
ＮチャネルMOSトランジスタQT1の電荷の伝送について考
える。即ち、クロックの電圧をVc、各コンデンサの容量
をＣ、トランジスタQT1のしきい値電圧をVt（トランジ
スタQP1及びQT2……QT5も同様とする。）とし、電荷転
送前のノードN1（トランジスタQT1のドレイン）及びN2
（トランジスタQT1のソース）の各電圧をV1及びV2、電
荷転送後のノードN2の電圧をVxとすると、電荷の転送前
後においてノードN1及びN2における電荷量は、 Ｃ（V1＋Vc）＋CV2＝Ｃ（Vx＋Vt）＋VxC と表すことができる。
従って、電荷転送後におけるノードN2の電圧Vxは、 となる。
上式からわかるように、第11図における昇圧回路で
は、トランジスタQT1のドレインとゲートが夫々接続
（ゲートとドレインをショートさせてダイオードの様に
一方向性素子として使用）されているため、電荷の転送
後におけるノードN2の電圧Vxは、どうしてもトランジス
タQT1のしきい値電圧Vtだけ低い値になってしまう（即
ち、どうしてもきしい値電圧Vt分のロスが表わてしま
う。）ことになる。
は、トランジスタQT1のドレインとゲートが夫々接続
（ゲートとドレインをショートさせてダイオードの様に
一方向性素子として使用）されているため、電荷の転送
後におけるノードN2の電圧Vxは、どうしてもトランジス
タQT1のしきい値電圧Vtだけ低い値になってしまう（即
ち、どうしてもきしい値電圧Vt分のロスが表わてしま
う。）ことになる。
また、第11図において各ノードN1……N5の到達する電
圧（Vlmax ……V5max）を考えると、 N1:V1max＝（VDD−Vt）＋Vc N2:V2max＝（V1max−Vt）＋Vc ＝（VDD−2Vt）＋2Vc N3:V3max＝（V2max−Vt）＋Vc ＝（VDD−3Vt）＋3Vc N4:V4max＝（V3max−Vt）＋Vc ＝（VDD−4Vt）＋4Vc N5:V5max＝（V4max−Vt）＋Vc ＝（VDD−5Vt）＋5Vc となる。
圧（Vlmax ……V5max）を考えると、 N1:V1max＝（VDD−Vt）＋Vc N2:V2max＝（V1max−Vt）＋Vc ＝（VDD−2Vt）＋2Vc N3:V3max＝（V2max−Vt）＋Vc ＝（VDD−3Vt）＋3Vc N4:V4max＝（V3max−Vt）＋Vc ＝（VDD−4Vt）＋4Vc N5:V5max＝（V4max−Vt）＋Vc ＝（VDD−5Vt）＋5Vc となる。
従って、上記した各式からわかるように、トランジス
タQT1……QT4とその段数が増えるほど電荷転送時におけ
るそれらのしきい値電圧Vt分のロスが大きくなってしま
うため（この例では、最終的にトランジスタQP1のしき
い値電圧Vtを含めて5Vt分の電圧のロスがある。）、電
荷の転送効率が非常に悪くなる（即ち、所望の出力電圧
VPPを得るのに非常に時間がかかってしまう。）。そし
て、求められる出力電圧VPPの値が高ければ当然トラン
ジスタQT1……QT5の段数は増やさなければならず、電気
の転送効率をますます悪化させることになる。
タQT1……QT4とその段数が増えるほど電荷転送時におけ
るそれらのしきい値電圧Vt分のロスが大きくなってしま
うため（この例では、最終的にトランジスタQP1のしき
い値電圧Vtを含めて5Vt分の電圧のロスがある。）、電
荷の転送効率が非常に悪くなる（即ち、所望の出力電圧
VPPを得るのに非常に時間がかかってしまう。）。そし
て、求められる出力電圧VPPの値が高ければ当然トラン
ジスタQT1……QT5の段数は増やさなければならず、電気
の転送効率をますます悪化させることになる。
また、デバイスの製造上、大量生産をする場合には、
どうしてもその製造プロセスにバラツキが生じる。その
ため、トランジスタQP1及びQT1……QT4等の夫々のしき
い値電圧Vtの値にもバラツキが生じてしまい、結果とし
て出力電圧VPPの値が変動してしまうことになる。この
ことは、昇圧回路の信頼性を低下させてしまう。
どうしてもその製造プロセスにバラツキが生じる。その
ため、トランジスタQP1及びQT1……QT4等の夫々のしき
い値電圧Vtの値にもバラツキが生じてしまい、結果とし
て出力電圧VPPの値が変動してしまうことになる。この
ことは、昇圧回路の信頼性を低下させてしまう。
また、上述した昇圧回路において電源電圧VDDを供給
する素子としてＮチャネルMOSトランジスタQP1と同様の
素子（トランジスタQP2……QP5）を各ノードN2……N5に
接続した第13図に示す回路構成も考えられるが、それで
も上述した各問題点を解消することはできない。即ち、
実際に上記回路構成による昇圧回路の高電圧出力VPPの
変化する様子を調べると、第４図のグラフｂで示すよう
に、後述する本発明の実施例（後述する第１図の例）に
よるグラフａに比べてその出力電圧VPPの昇圧効率が悪
い（同じ電圧を得るのに非常に時間がかかってしま
う。）ことが理解できる。
する素子としてＮチャネルMOSトランジスタQP1と同様の
素子（トランジスタQP2……QP5）を各ノードN2……N5に
接続した第13図に示す回路構成も考えられるが、それで
も上述した各問題点を解消することはできない。即ち、
実際に上記回路構成による昇圧回路の高電圧出力VPPの
変化する様子を調べると、第４図のグラフｂで示すよう
に、後述する本発明の実施例（後述する第１図の例）に
よるグラフａに比べてその出力電圧VPPの昇圧効率が悪
い（同じ電圧を得るのに非常に時間がかかってしま
う。）ことが理解できる。
ハ．発明の目的 本発明の目的は、効率良く短時間で所望の電圧を得る
ことができる信頼性の高い昇圧回路を提供することにあ
る。
ことができる信頼性の高い昇圧回路を提供することにあ
る。
ニ．発明の構成 即ち、本発明は、電源電圧端子の第１のノードとの間
に接続されている第１の電荷供給素子と、上記第１のノ
ードと出力端子との間に接続され、制御端子が第２のノ
ードに接続されている電荷転送素子と、一端が上記第１
のノードに接続されている第１のコンデンサと、上記第
１のノードと上記第２のノードとの間に接続され、制御
端子が上記第１のノードに接続されている第２の電荷供
給素子と、一端が上記第２のノードに接続されている第
２のコンデンサとを有し、上記第１のコンデンサの他端
に印加される第１のクロック信号に応じて上記第１のノ
ードの電位が上昇し、上記第２のコンデンサの他端に印
加される第２のクロック信号に応じて上記第２のノード
の電位が上昇することにより、上記電荷転送素子が導通
して上記第１のノードから上記出力端子に電荷が転送さ
れて上記出力端子に昇圧された上記第１のノードの電位
とほぼ等しい電位が出力される昇圧回路に係わるもので
ある。
に接続されている第１の電荷供給素子と、上記第１のノ
ードと出力端子との間に接続され、制御端子が第２のノ
ードに接続されている電荷転送素子と、一端が上記第１
のノードに接続されている第１のコンデンサと、上記第
１のノードと上記第２のノードとの間に接続され、制御
端子が上記第１のノードに接続されている第２の電荷供
給素子と、一端が上記第２のノードに接続されている第
２のコンデンサとを有し、上記第１のコンデンサの他端
に印加される第１のクロック信号に応じて上記第１のノ
ードの電位が上昇し、上記第２のコンデンサの他端に印
加される第２のクロック信号に応じて上記第２のノード
の電位が上昇することにより、上記電荷転送素子が導通
して上記第１のノードから上記出力端子に電荷が転送さ
れて上記出力端子に昇圧された上記第１のノードの電位
とほぼ等しい電位が出力される昇圧回路に係わるもので
ある。
ホ．実施例 以下、本発明の実施例を説明する。
第１図〜第９図は、本発明をEEPROMに適用した例を示
すものである。
すものである。
まず、第８図及び第９図においてEEPROMのメモリーセ
ルについて説明するが、第８図では理解容易のために断
面を表すハッチングは図示省略している。第８図に示す
メモリーセルにおいて、P-型シリコン基板１の一主面に
N+型ソース領域２、N+型ドレイン領域３、N+型半導体領
域（ビット線）４が形成され、これらの領域上にはSiO2
膜（ゲート絶縁膜）５を介して、Ｎチャネルの記憶用ト
ランジスタTr1を構成するポリシリコンのフローティン
グゲート６とコントロールゲート７とが積層され、かつ
Ｎチャネルの選択用トランジスタTr2を構成するポリシ
リコンの選択ワード線８が設けられている。ゲート絶縁
膜５の一部は100〜150Å程度に薄くしてフォウラー−ノ
ルトハイム（Fowler−Nordheim）（Ｆ−Ｎ）トンネリン
グによる電荷の移動が可能となるトンネル領域９となっ
ている。この薄膜部10の下には不純物濃度の高い拡散層
３が形成されており、フローティングゲート６との間に
電圧を印加して薄膜部10に高電界をかけられるようにな
っている。また、コントロールゲート７とフローティン
グゲート６とは絶縁膜（一般にはSiO2膜）11によって電
気的に絶縁されている。
ルについて説明するが、第８図では理解容易のために断
面を表すハッチングは図示省略している。第８図に示す
メモリーセルにおいて、P-型シリコン基板１の一主面に
N+型ソース領域２、N+型ドレイン領域３、N+型半導体領
域（ビット線）４が形成され、これらの領域上にはSiO2
膜（ゲート絶縁膜）５を介して、Ｎチャネルの記憶用ト
ランジスタTr1を構成するポリシリコンのフローティン
グゲート６とコントロールゲート７とが積層され、かつ
Ｎチャネルの選択用トランジスタTr2を構成するポリシ
リコンの選択ワード線８が設けられている。ゲート絶縁
膜５の一部は100〜150Å程度に薄くしてフォウラー−ノ
ルトハイム（Fowler−Nordheim）（Ｆ−Ｎ）トンネリン
グによる電荷の移動が可能となるトンネル領域９となっ
ている。この薄膜部10の下には不純物濃度の高い拡散層
３が形成されており、フローティングゲート６との間に
電圧を印加して薄膜部10に高電界をかけられるようにな
っている。また、コントロールゲート７とフローティン
グゲート６とは絶縁膜（一般にはSiO2膜）11によって電
気的に絶縁されている。
このようなメモリーセルにおいて、そのプログラムは
データーの“消去”と“書込み”に分けられる。
データーの“消去”と“書込み”に分けられる。
まず、Ｎチャネルの場合、セルのデーターを消去する
には、コントロールゲート７に高電圧を印加する。そう
すると、Ｎチャネルの記憶用トランジスタTr1のドレイ
ン３はＮチャネルの選択用トランジスタTr2を通して0V
になっていて、フローティングゲート６の電位は、コン
トロールゲート７との間に容量結合CCによりもち上げら
れ、薄膜部10に高電界（例えば〜10MV/cm）が印加され
る。そして、この電界により薄膜部にＦ−Ｎトンネリン
グを生じ、フローティングゲート６は電子が過剰な状態
（セルが非導通な状態）になる。
には、コントロールゲート７に高電圧を印加する。そう
すると、Ｎチャネルの記憶用トランジスタTr1のドレイ
ン３はＮチャネルの選択用トランジスタTr2を通して0V
になっていて、フローティングゲート６の電位は、コン
トロールゲート７との間に容量結合CCによりもち上げら
れ、薄膜部10に高電界（例えば〜10MV/cm）が印加され
る。そして、この電界により薄膜部にＦ−Ｎトンネリン
グを生じ、フローティングゲート６は電子が過剰な状態
（セルが非導通な状態）になる。
次に、セルにデーターを書き込むには、コントロール
ゲート７を0Vに保ち、Ｎチャネルの記憶用トランジスタ
Tr1のドレイン３にＮチャネルの選択用トランジスタTr2
を通して高電圧を印加する。薄膜部10には、上述した消
去の場合と逆向きの高電界が加わり、フローティングゲ
ート６は、Ｆ−Ｎトンネリングによりホールが過剰な状
態（セルが導通している状態）になる。
ゲート７を0Vに保ち、Ｎチャネルの記憶用トランジスタ
Tr1のドレイン３にＮチャネルの選択用トランジスタTr2
を通して高電圧を印加する。薄膜部10には、上述した消
去の場合と逆向きの高電界が加わり、フローティングゲ
ート６は、Ｆ−Ｎトンネリングによりホールが過剰な状
態（セルが導通している状態）になる。
即ち、上述したEEPROMにおけるメモリーセルの書き込
み及び消去は、フローティングゲート６に電子又はホー
ルの注入をすることにより実現できる。電子又はホール
の注入は、酸化膜５を薄くした部分（第８図中、トンネ
ル領域９又は薄膜部10で示した部分）でトンネル現象を
ひきおこさせ、そこにトンネル電流を流すことで実現さ
せる。例えば、Ｎチャネルの場合は、ホールを注入して
セルに書き込みを行い、また電子を注入すれば情報の消
去を行える。Ｐチャネルの場合は動作がその逆である。
み及び消去は、フローティングゲート６に電子又はホー
ルの注入をすることにより実現できる。電子又はホール
の注入は、酸化膜５を薄くした部分（第８図中、トンネ
ル領域９又は薄膜部10で示した部分）でトンネル現象を
ひきおこさせ、そこにトンネル電流を流すことで実現さ
せる。例えば、Ｎチャネルの場合は、ホールを注入して
セルに書き込みを行い、また電子を注入すれば情報の消
去を行える。Ｐチャネルの場合は動作がその逆である。
ここで、トンネル電流は、薄い酸化膜10に加えられる
電界の強さの関数であり、従ってフローティングゲート
の電位（VF）の関数となる。トンネル電流（IFN）がす
べてFowler−Nordheimのトンネル電流であるとするな
ら、 であり、VFが大きくなると、流れる電流も多くなる。デ
ータの書き込み時間はトンネル電流に反比例する。よっ
て、VFを大きくできればデータの書き込み時間も短縮で
きる。一般に、メモリー素子の集積度を高めるために、
フローティングゲートの電位は外部から与えることはし
ないで、コントロールゲートの電位を高くし、容量比で
VFを与えている。今、第８図中において、基板１−フロ
ーティングゲート６間の容量をCF、フローティングゲー
ト６−コントロールゲート７間の容量をCCとしたとき、
基板電位を０とし、コントロールゲートの電位をVGとす
ると、VFは、 で与えられる。CFは、酸化膜５の薄いトンネル領域10も
あって、CCに比べて大きな値となるので、VFはVGの1/2
以下でる。このため、書き込み時間等の短縮を図るため
に、書き込み時等において高い電圧を与える必要があ
り、上述したように内部に電圧上昇回路を入れるという
方法が通常とられている。
電界の強さの関数であり、従ってフローティングゲート
の電位（VF）の関数となる。トンネル電流（IFN）がす
べてFowler−Nordheimのトンネル電流であるとするな
ら、 であり、VFが大きくなると、流れる電流も多くなる。デ
ータの書き込み時間はトンネル電流に反比例する。よっ
て、VFを大きくできればデータの書き込み時間も短縮で
きる。一般に、メモリー素子の集積度を高めるために、
フローティングゲートの電位は外部から与えることはし
ないで、コントロールゲートの電位を高くし、容量比で
VFを与えている。今、第８図中において、基板１−フロ
ーティングゲート６間の容量をCF、フローティングゲー
ト６−コントロールゲート７間の容量をCCとしたとき、
基板電位を０とし、コントロールゲートの電位をVGとす
ると、VFは、 で与えられる。CFは、酸化膜５の薄いトンネル領域10も
あって、CCに比べて大きな値となるので、VFはVGの1/2
以下でる。このため、書き込み時間等の短縮を図るため
に、書き込み時等において高い電圧を与える必要があ
り、上述したように内部に電圧上昇回路を入れるという
方法が通常とられている。
なお、第９図は第８図の平面図である。
ここで、第５図〜第７図において、EEPROMにおける上
述した書き込み及び消去時に、昇圧回路20から供給され
る高電圧出力VPPの流れについてその動作の概略を説明
する。なお、第５図はEEPROMの一例を示すブロック図、
第６図及び第７図はEEPROMの書き込み及び消去時におい
て高電圧出力VPPが供給される基本的な動作を説明する
ためのブロック図及び回路図である。但し、実際には、
第６図におけるＸデコーダ27とレベルシフタ21a及び21b
（第５図の高電圧コントロール回路21の一部であり、以
下の説明においても同様とする。）、センスアンプ32の
レベルシフタ21a及び21b、Ｙデコーダ29とレベルシフタ
21a及び21bは夫々一体として構成されているが、ここで
は説明の都合上夫々別々の構成として説明する。
述した書き込み及び消去時に、昇圧回路20から供給され
る高電圧出力VPPの流れについてその動作の概略を説明
する。なお、第５図はEEPROMの一例を示すブロック図、
第６図及び第７図はEEPROMの書き込み及び消去時におい
て高電圧出力VPPが供給される基本的な動作を説明する
ためのブロック図及び回路図である。但し、実際には、
第６図におけるＸデコーダ27とレベルシフタ21a及び21b
（第５図の高電圧コントロール回路21の一部であり、以
下の説明においても同様とする。）、センスアンプ32の
レベルシフタ21a及び21b、Ｙデコーダ29とレベルシフタ
21a及び21bは夫々一体として構成されているが、ここで
は説明の都合上夫々別々の構成として説明する。
第６図に示すように、各センスアンプ32には複数のビ
ット数Ａ及びＢが接続されていて（例えば１個のセンス
アンプに８本のビット線）、上述した各記憶用トランジ
スタTr1及び各選択用トランジスタTr2によってメモリー
セルマトリックス30A及び30Bを夫々構成している。そし
て、Ｘデコーダ出力（ワード線）Ａ及びＢは各選択用ト
ランジスタのゲートに、各ビット線Ａ及びＢは各選択用
トランジスタのドレインに接続される。コントロールゲ
ートはアドレス単位で制御が可能なように構成されてい
る。動作においては、選択されたセルが消去されていれ
ば、記憶用トランジスタには電流は流れない。一方、選
択されたセルに書き込みがなされていれば、トランジス
タに電流が流れる。この電流を検出して“1"又は“0"が
出力される。
ット数Ａ及びＢが接続されていて（例えば１個のセンス
アンプに８本のビット線）、上述した各記憶用トランジ
スタTr1及び各選択用トランジスタTr2によってメモリー
セルマトリックス30A及び30Bを夫々構成している。そし
て、Ｘデコーダ出力（ワード線）Ａ及びＢは各選択用ト
ランジスタのゲートに、各ビット線Ａ及びＢは各選択用
トランジスタのドレインに接続される。コントロールゲ
ートはアドレス単位で制御が可能なように構成されてい
る。動作においては、選択されたセルが消去されていれ
ば、記憶用トランジスタには電流は流れない。一方、選
択されたセルに書き込みがなされていれば、トランジス
タに電流が流れる。この電流を検出して“1"又は“0"が
出力される。
また、Ｙデコーダ29によって各ビット線Ａ及びＢのう
ちの１本のビット線Ａ又はＢが各トランジスタTrC又はT
rDを通して夫々選ばれ（例えば８本のビット線Ａ又はＢ
のうちの１本）、その選ばれた１本のビット線Ａ又はＢ
に接続されている１つの上記メモリーセルがＸデコーダ
27に接続された各ワード線Ａ又はＢによって選択される
ように構成されている（第５図参照）。
ちの１本のビット線Ａ又はＢが各トランジスタTrC又はT
rDを通して夫々選ばれ（例えば８本のビット線Ａ又はＢ
のうちの１本）、その選ばれた１本のビット線Ａ又はＢ
に接続されている１つの上記メモリーセルがＸデコーダ
27に接続された各ワード線Ａ又はＢによって選択される
ように構成されている（第５図参照）。
そして、上記各構成により昇圧回路20からの高電圧出
力VPPの流れについて説明すると、第６図に示すよう
に、昇圧回路20から出力される高電圧出力VPPは各レベ
ルシフタ21a及び21bを通してプログラム線（書き込み／
消去線）Ａ及びＢ、ワード線Ａ及びＢ、ビット線Ａ及び
Ｂ等に供給されるようになっている。ここで、上記レベ
ルシフタ21a及び21bとは、第５図における高電圧コント
ロール回路21の一部であって、原理的には第７図に示す
ような回路で構成されている。即ち、図に示すように、
２つのＰチャネルMOSトランジスタP1及びP2と２つのＮ
チャネルMOSトランジスタN1及びN2とで構成されてい
て、タイミングコントロール回路22からの通常の信号入
力（電源電圧VDD〜接地電圧VSS）によって高電圧出力の
VPP〜VSSをコントロールすることによって各プログラム
線Ａ、Ｂ、ワード線Ａ、Ｂ、ビット線Ａ、Ｂへ所定の電
圧を供給する回路である。
力VPPの流れについて説明すると、第６図に示すよう
に、昇圧回路20から出力される高電圧出力VPPは各レベ
ルシフタ21a及び21bを通してプログラム線（書き込み／
消去線）Ａ及びＢ、ワード線Ａ及びＢ、ビット線Ａ及び
Ｂ等に供給されるようになっている。ここで、上記レベ
ルシフタ21a及び21bとは、第５図における高電圧コント
ロール回路21の一部であって、原理的には第７図に示す
ような回路で構成されている。即ち、図に示すように、
２つのＰチャネルMOSトランジスタP1及びP2と２つのＮ
チャネルMOSトランジスタN1及びN2とで構成されてい
て、タイミングコントロール回路22からの通常の信号入
力（電源電圧VDD〜接地電圧VSS）によって高電圧出力の
VPP〜VSSをコントロールすることによって各プログラム
線Ａ、Ｂ、ワード線Ａ、Ｂ、ビット線Ａ、Ｂへ所定の電
圧を供給する回路である。
従って、まず、書き込み時には、第５図の書き込み／
消去タイミングコントロール回路22からの信号が上記各
レベルシフタ21a及び21bに入力されることによって、プ
ログラム線Ａ又はＢ及びワード線Ａ又はＢには、高電圧
出力VPPが出力され、ビット線Ａ又はＢには接地電圧VSS
が出力されて選択されたメモリーセルへデータ“1"を書
き込む。
消去タイミングコントロール回路22からの信号が上記各
レベルシフタ21a及び21bに入力されることによって、プ
ログラム線Ａ又はＢ及びワード線Ａ又はＢには、高電圧
出力VPPが出力され、ビット線Ａ又はＢには接地電圧VSS
が出力されて選択されたメモリーセルへデータ“1"を書
き込む。
次に、消去時には、上述した書き込み時と同様にし
て、プログラム線Ａ又はＢには接地電圧VSSが出力さ
れ、ワード線Ａ又はＢ及びビット線Ａ又はＢには夫々高
電圧出力VPPが出力されて選択されたメモリーセルへデ
ータ“0"を書き込む（即ち、データの消去を行う。）。
て、プログラム線Ａ又はＢには接地電圧VSSが出力さ
れ、ワード線Ａ又はＢ及びビット線Ａ又はＢには夫々高
電圧出力VPPが出力されて選択されたメモリーセルへデ
ータ“0"を書き込む（即ち、データの消去を行う。）。
なお、ここではデータの読出し動作についての詳細は
省略するが、読出し時には、例えばプログラム線Ａ又は
Ｂを2V（データが書き込まれているトランジスタTr1の
しきい値電圧より低く、データが書き込まれていないト
ランジスタTr1のしきい値電圧よりも高い電圧とす
る。）とし、ワード線Ａ又はＢを電源電圧VDD、第６図
のアレイソースＡ又はＢをトランジスタTrA又はTrBを通
して接地電圧VSSに接続することによって選択されたメ
モリーセルのデータをビット線Ａ又はＢを通して読み出
すことができる。また、上述した書き込み及び消去時に
おけるワード線Ａ又はＢに高電圧出力VPPが出力されて
いるのは、書き込み時に例えば、選択されたメモリーセ
ルにデータを書き込む場合、同じプログラム線Ａ又はＢ
が接続されている他の選択されないメモリーセルにデー
タが書き込まれないように、上記選択されないメモリー
セルが接続されているビット線Ａ又はＢがVPPに接続さ
れているため、ワード線Ａ又はＢはVPPに接続される。
また、消去時に例えば、選択されたメモリーセルのデー
タを消去する場合、ビット線Ａ又はＢはVPPに接続さ
れ、その高電圧を伝えるために、ワード線Ａ又はＢはV
PPに接続される。
省略するが、読出し時には、例えばプログラム線Ａ又は
Ｂを2V（データが書き込まれているトランジスタTr1の
しきい値電圧より低く、データが書き込まれていないト
ランジスタTr1のしきい値電圧よりも高い電圧とす
る。）とし、ワード線Ａ又はＢを電源電圧VDD、第６図
のアレイソースＡ又はＢをトランジスタTrA又はTrBを通
して接地電圧VSSに接続することによって選択されたメ
モリーセルのデータをビット線Ａ又はＢを通して読み出
すことができる。また、上述した書き込み及び消去時に
おけるワード線Ａ又はＢに高電圧出力VPPが出力されて
いるのは、書き込み時に例えば、選択されたメモリーセ
ルにデータを書き込む場合、同じプログラム線Ａ又はＢ
が接続されている他の選択されないメモリーセルにデー
タが書き込まれないように、上記選択されないメモリー
セルが接続されているビット線Ａ又はＢがVPPに接続さ
れているため、ワード線Ａ又はＢはVPPに接続される。
また、消去時に例えば、選択されたメモリーセルのデー
タを消去する場合、ビット線Ａ又はＢはVPPに接続さ
れ、その高電圧を伝えるために、ワード線Ａ又はＢはV
PPに接続される。
また、上記したアレイソースＡ又はＢは、書き込み及
び消去時にはフローティング状態となっているが、これ
は上記書き込み時において、例えば、選択されたメモリ
ーセルにデータを書き込み場合、書き込まれないメモリ
ーセルは導通しているためフローティングしていない
と、VPPとVSSがショートしてしまうためである。また、
上記消去時においても例えば、選択されたメモリーセル
のデータを消去する場合、ビット線Ａ又はＢはVPPに接
続されている。そして、データの消去が終了すると、プ
ログラム線Ａ又はＢがVSSであっても、選択されたメモ
リーセルは導通するためフローティングにしていない
と、VPPとVSSがショートしてしまうためである。
び消去時にはフローティング状態となっているが、これ
は上記書き込み時において、例えば、選択されたメモリ
ーセルにデータを書き込み場合、書き込まれないメモリ
ーセルは導通しているためフローティングしていない
と、VPPとVSSがショートしてしまうためである。また、
上記消去時においても例えば、選択されたメモリーセル
のデータを消去する場合、ビット線Ａ又はＢはVPPに接
続されている。そして、データの消去が終了すると、プ
ログラム線Ａ又はＢがVSSであっても、選択されたメモ
リーセルは導通するためフローティングにしていない
と、VPPとVSSがショートしてしまうためである。
なお、第５図における各符号23はWEバッファ、24はOE
バッファ、25はＸアドレスバッファ、26はＸプリデコー
ダ、28はＹアドレスバッファ、31A及び31Bは夫々ビット
線ドライバ、33はI/Oバッファである。
バッファ、25はＸアドレスバッファ、26はＸプリデコー
ダ、28はＹアドレスバッファ、31A及び31Bは夫々ビット
線ドライバ、33はI/Oバッファである。
次に、上述した昇圧回路20を第１図について説明す
る。即ち、本実施例による昇圧回路20は、図中に破線で
示した回路構成を１単位としてその繰り返しをもって４
相クロック方式によって構成されている（この例では４
段）。なお、図中の各素子の符号は説明の都合上、同一
符号を付してある。
る。即ち、本実施例による昇圧回路20は、図中に破線で
示した回路構成を１単位としてその繰り返しをもって４
相クロック方式によって構成されている（この例では４
段）。なお、図中の各素子の符号は説明の都合上、同一
符号を付してある。
まず、破線で示す１単位の単位構成について説明する
と、電源電圧（VDD）がＮチャネルMOSトランジスタQAの
ドレイン及びゲートに夫々接続され、そのソースはＮチ
ャネルMOSトランジスタQBのドレインに接続されてい
る。また、トランジスタQAのソース及びトランジスタQB
のドレインは、コンデンサCAを介して夫々クロック入力
φＡに接続されていて、トランジスタQBのゲートは、コ
ンデンサCBを介してクロック入力φＢに接続されてい
る。さらに、トランジスタQAのソース及びトランジスタ
QBのドレインには、ＮチャネルMOSトランジスタQCのソ
ース、ＮチャネルMOSトランジスタQDのドレイン及びゲ
ートが夫々接続されていて、トランジスタQBがゲートに
は、トランジスタQCのドレイン及びゲート、トランジス
タQDのソースが夫々接続されている。
と、電源電圧（VDD）がＮチャネルMOSトランジスタQAの
ドレイン及びゲートに夫々接続され、そのソースはＮチ
ャネルMOSトランジスタQBのドレインに接続されてい
る。また、トランジスタQAのソース及びトランジスタQB
のドレインは、コンデンサCAを介して夫々クロック入力
φＡに接続されていて、トランジスタQBのゲートは、コ
ンデンサCBを介してクロック入力φＢに接続されてい
る。さらに、トランジスタQAのソース及びトランジスタ
QBのドレインには、ＮチャネルMOSトランジスタQCのソ
ース、ＮチャネルMOSトランジスタQDのドレイン及びゲ
ートが夫々接続されていて、トランジスタQBがゲートに
は、トランジスタQCのドレイン及びゲート、トランジス
タQDのソースが夫々接続されている。
そして、２段目以降も同様の回路構成が繰り返されち
る。即ち、前段のトランジスタQBのソースと後段のトラ
ンジスタQBのドレインが夫々接続されていて、最終段の
トランジスタQB（この例では４段目のトランジスタQB）
のソースが出力電圧VPPに接続されている。そして、上
述のようにして、クロック入力がφＡ及びφＢ、φＣ及
びφＤの各組み合せによって交互に各段に接続されてい
る。
る。即ち、前段のトランジスタQBのソースと後段のトラ
ンジスタQBのドレインが夫々接続されていて、最終段の
トランジスタQB（この例では４段目のトランジスタQB）
のソースが出力電圧VPPに接続されている。そして、上
述のようにして、クロック入力がφＡ及びφＢ、φＣ及
びφＤの各組み合せによって交互に各段に接続されてい
る。
次に、第２図について第１図における破線で示した１
単位の回路構成の動作を各素子の機能と共に説明する。
単位の回路構成の動作を各素子の機能と共に説明する。
まず、各素子の役割として、トランジスタQAは、電源
VDDよりノードNAに電荷を供給するもの、トランジスタQ
Bは、ノードNAからノードNCへ電荷を転送するもの、ト
ランジスタQCは、ノードNBの過剰な電荷をノードNAへ転
送するもの、トランジスタQDは、ノードNAからノードNB
へ電荷を供給するもの、コンデンサCAは、クロックφＡ
によりノードNAの電位を上げるもの（換言すればノード
NAへ電荷を供給するもの）、コンデンサCBは、クロック
φＢによりノードNBの電位を上げて（換言すればノード
NBへ電荷を供給して）電荷転送トランジスタQBをオン、
オフさせるものである。
VDDよりノードNAに電荷を供給するもの、トランジスタQ
Bは、ノードNAからノードNCへ電荷を転送するもの、ト
ランジスタQCは、ノードNBの過剰な電荷をノードNAへ転
送するもの、トランジスタQDは、ノードNAからノードNB
へ電荷を供給するもの、コンデンサCAは、クロックφＡ
によりノードNAの電位を上げるもの（換言すればノード
NAへ電荷を供給するもの）、コンデンサCBは、クロック
φＢによりノードNBの電位を上げて（換言すればノード
NBへ電荷を供給して）電荷転送トランジスタQBをオン、
オフさせるものである。
動作は、初期状態でVDDからトランジスタQAによりノ
ードNAへ電荷が供給され、ノードNAからトランジスタQD
によりノードNBへ電荷が供給される。次に、φＡが立上
がり、コンデンサCAによって容量結合されているノード
NAの電位が上がる。この時、ノードNBの電位もトランジ
スタQDにより上げられる。次に、φＢが立上がって上記
と同様にコンデンサCBによってNBの電位が上がる。そし
て、トランジスタQBがオンしてノードNAからノードNCへ
電荷を転送する。この時、トランジスタQCがオンするこ
とにより、ノードNBはノードNAよりトランジスタQCにし
きい値Vtだけ高い電圧に安定する。
ードNAへ電荷が供給され、ノードNAからトランジスタQD
によりノードNBへ電荷が供給される。次に、φＡが立上
がり、コンデンサCAによって容量結合されているノード
NAの電位が上がる。この時、ノードNBの電位もトランジ
スタQDにより上げられる。次に、φＢが立上がって上記
と同様にコンデンサCBによってNBの電位が上がる。そし
て、トランジスタQBがオンしてノードNAからノードNCへ
電荷を転送する。この時、トランジスタQCがオンするこ
とにより、ノードNBはノードNAよりトランジスタQCにし
きい値Vtだけ高い電圧に安定する。
ここで、一般に、ＮチャネルMOSトランジスタが導通
するためには、ゲート電圧がソース電圧よりもそのトラ
ンジスタのしきい値電圧以上でなければならず、また、
そのトランジスタのソースの電圧をドレインの電圧と同
じ電圧にするためには、ゲートの電圧をソースの電圧よ
り、少なくともそのトランジスタのしきい値電圧以上に
すればよい（即ち、ゲート電圧をドレインよりもトラン
ジスタのしきい値電圧以上高くすればよい。）。
するためには、ゲート電圧がソース電圧よりもそのトラ
ンジスタのしきい値電圧以上でなければならず、また、
そのトランジスタのソースの電圧をドレインの電圧と同
じ電圧にするためには、ゲートの電圧をソースの電圧よ
り、少なくともそのトランジスタのしきい値電圧以上に
すればよい（即ち、ゲート電圧をドレインよりもトラン
ジスタのしきい値電圧以上高くすればよい。）。
なお、第１図における各トランジスタQAは、出力電圧
VPPが最大値に近づくにしたがってその出力電圧VPP側に
接続されたトランジスタQAから次第に働かなくなって最
後に１段目のトランジスタQAのみになるが、最初の段階
では、各ノード（各トランジスタQAのソース）に電源電
圧（VDD）から電荷が供給されることによって、予めそ
れらのノードがプルアップされた状態となっているため
に電荷の転送効率がよくなる。
VPPが最大値に近づくにしたがってその出力電圧VPP側に
接続されたトランジスタQAから次第に働かなくなって最
後に１段目のトランジスタQAのみになるが、最初の段階
では、各ノード（各トランジスタQAのソース）に電源電
圧（VDD）から電荷が供給されることによって、予めそ
れらのノードがプルアップされた状態となっているため
に電荷の転送効率がよくなる。
また、ここで、第３図は第１図における各ノードNA、
NB、NCとクロック入力φＡ及びφＢの実際のタイミング
チャート、第４図は第１図の昇圧回路20において高電圧
出力VPPが上昇する様子を表す電圧−時間特性である。
NB、NCとクロック入力φＡ及びφＢの実際のタイミング
チャート、第４図は第１図の昇圧回路20において高電圧
出力VPPが上昇する様子を表す電圧−時間特性である。
以上に説明したように、本例による昇圧回路によれ
ば、一方の端子側（この例ではノードNA:NチャネルMOS
トランジスタQBのドレイン）の電荷を他方の端子側（こ
の例ではノードNC:NチャネルMOSトランジスタQBのソー
ス）へ転送して上記他方の端子側の電圧を上昇させるた
めの電荷転送素子（この例ではＮチャネルMOSトランジ
スタQB）の上記一方の端子に電源電圧選択的供給素子
（この例ではＮチャネルMOSトランジスタQA）と第１の
電荷供給素子（この例ではコンデンサCA）とが並列に接
続され、上記電荷転送素子（この例ではＮチャネルMOS
トランジスタQB）の制御電極（この例ではノードNB:Nチ
ャネルMOSトランジスタQBのゲート）に第２の電荷供給
素子（この例ではコンデンサCB）が接続され、上記第１
の電荷供給素子（この例ではコンデンサCA）の上記一方
の端子側（この例ではノードNA:NチャネルMOSトランジ
スタQBのドレイン）と上記第２の電荷供給素子（この例
ではコンデンサCB）の上記制御電極側（この例ではノー
ドNB:NチャネルMOSトランジスタQBのゲート）との間
に、上記一方の端子側（この例ではノードNA:Nチャネル
MOSトランジスタQBのドレイン）から上記制御電極側
（この例ではノードNB:NチャネルMOSトランジスタQBの
ゲート）へ電荷を移送する電荷移送素子（この例ではＮ
チャネルMOSトランジスタQD）と、上記制御電極（この
例ではノードNB:NチャネルMOSトランジスタQBのゲー
ト）の電圧を安定化させるための電圧安定素子（この例
ではＮチャネルMOSトランジスタQC）とが並列に接続さ
れているので、上記した電荷転送素子（ＮチャネルMOS
トランジスタQB）による電荷の転送時において、まず、
上記第１の電荷供給素子（この例ではコンデンサCA）に
よって一方の端子側（この例ではノードNA）の電圧を上
昇させ、さらに上記第２の電荷供給素子（この例ではコ
ンデンサCB）及び上記電荷移送素子（この例ではＮチャ
ネルMOSトランジスタQD）によって上記制御電極側（こ
の例ではノードNB）の電圧を上昇させた後、その電圧を
上記他方の端子側（この例ではノードNC）よりも電圧安
定化素子（ＮチャネルMOSトランジスタQC）のしきい値
電圧Vtだけ高い電圧（即ち、トランジスタQBのしきい値
電圧Vtだけ高い電圧）にすることができる。
ば、一方の端子側（この例ではノードNA:NチャネルMOS
トランジスタQBのドレイン）の電荷を他方の端子側（こ
の例ではノードNC:NチャネルMOSトランジスタQBのソー
ス）へ転送して上記他方の端子側の電圧を上昇させるた
めの電荷転送素子（この例ではＮチャネルMOSトランジ
スタQB）の上記一方の端子に電源電圧選択的供給素子
（この例ではＮチャネルMOSトランジスタQA）と第１の
電荷供給素子（この例ではコンデンサCA）とが並列に接
続され、上記電荷転送素子（この例ではＮチャネルMOS
トランジスタQB）の制御電極（この例ではノードNB:Nチ
ャネルMOSトランジスタQBのゲート）に第２の電荷供給
素子（この例ではコンデンサCB）が接続され、上記第１
の電荷供給素子（この例ではコンデンサCA）の上記一方
の端子側（この例ではノードNA:NチャネルMOSトランジ
スタQBのドレイン）と上記第２の電荷供給素子（この例
ではコンデンサCB）の上記制御電極側（この例ではノー
ドNB:NチャネルMOSトランジスタQBのゲート）との間
に、上記一方の端子側（この例ではノードNA:Nチャネル
MOSトランジスタQBのドレイン）から上記制御電極側
（この例ではノードNB:NチャネルMOSトランジスタQBの
ゲート）へ電荷を移送する電荷移送素子（この例ではＮ
チャネルMOSトランジスタQD）と、上記制御電極（この
例ではノードNB:NチャネルMOSトランジスタQBのゲー
ト）の電圧を安定化させるための電圧安定素子（この例
ではＮチャネルMOSトランジスタQC）とが並列に接続さ
れているので、上記した電荷転送素子（ＮチャネルMOS
トランジスタQB）による電荷の転送時において、まず、
上記第１の電荷供給素子（この例ではコンデンサCA）に
よって一方の端子側（この例ではノードNA）の電圧を上
昇させ、さらに上記第２の電荷供給素子（この例ではコ
ンデンサCB）及び上記電荷移送素子（この例ではＮチャ
ネルMOSトランジスタQD）によって上記制御電極側（こ
の例ではノードNB）の電圧を上昇させた後、その電圧を
上記他方の端子側（この例ではノードNC）よりも電圧安
定化素子（ＮチャネルMOSトランジスタQC）のしきい値
電圧Vtだけ高い電圧（即ち、トランジスタQBのしきい値
電圧Vtだけ高い電圧）にすることができる。
従って、上述した第11図におけるように、電荷の転送
時においてトランジスタQT1等によるそのしきい値電圧V
t分のロス電圧をなくすことができる。その結果、実際
に、第１図に示すように、破線で示す回路を１単位とし
て全部で４段で構成した場合、第４図のグラフａで示す
ようにグラフｂに比べて高電圧出力VPP上昇時間が非常
に速くなっていることがわかる。即ち、非常に効率良く
単時間で所望の高電圧出力VPPを実現できていることが
理解できる。
時においてトランジスタQT1等によるそのしきい値電圧V
t分のロス電圧をなくすことができる。その結果、実際
に、第１図に示すように、破線で示す回路を１単位とし
て全部で４段で構成した場合、第４図のグラフａで示す
ようにグラフｂに比べて高電圧出力VPP上昇時間が非常
に速くなっていることがわかる。即ち、非常に効率良く
単時間で所望の高電圧出力VPPを実現できていることが
理解できる。
また、一般にデバイスの製造上どうしても上記した各
トランジスタ等のしきい値電圧Vtの値にはバラツキが生
じ（大量生産における製造プロセスのバラツキによって
生じる。）、その結果、高電圧出力VPPの値が変動して
しまう。しかし、本例による昇圧回路は、上述したよう
に、電荷の転送時におけるトランジスタ等のしきい値電
圧Vt分の電圧のロスをなくすことができるので、高電圧
出力VPPの値も変動することなく信頼性の高い昇圧回路
を提供できる。
トランジスタ等のしきい値電圧Vtの値にはバラツキが生
じ（大量生産における製造プロセスのバラツキによって
生じる。）、その結果、高電圧出力VPPの値が変動して
しまう。しかし、本例による昇圧回路は、上述したよう
に、電荷の転送時におけるトランジスタ等のしきい値電
圧Vt分の電圧のロスをなくすことができるので、高電圧
出力VPPの値も変動することなく信頼性の高い昇圧回路
を提供できる。
第10図は本発明の他の例を示すものであって、基本的
な回路構成は第１図の例とほぼ同様である。即ち、第１
図の例と異なる点は、電圧安定化素子であるＮチャネル
MOSトランジスタQCが接続されていないことである。
な回路構成は第１図の例とほぼ同様である。即ち、第１
図の例と異なる点は、電圧安定化素子であるＮチャネル
MOSトランジスタQCが接続されていないことである。
従って、この例においても上述の例と同様の各利点を
もっている。また、この例の場合、例えばクロック入力
φＢ及びφＤ等を最適化することによって高電圧出力V
PPを容易にコントロールできる。
もっている。また、この例の場合、例えばクロック入力
φＢ及びφＤ等を最適化することによって高電圧出力V
PPを容易にコントロールできる。
以上、本発明を例示したが、上述した例は本発明の技
術的思想に基づいて更に変形可能である。
術的思想に基づいて更に変形可能である。
例えば上述した例では各素子としてＮチャネルMOSト
ランジスタ等を用いたが、その他にＰチャネルMOSトラ
ンジスタ、バイポーラトランジスタ、ダイオード等を適
宜用いてよい。また、適宜の箇所に上述以外の素子を接
続してもよい。
ランジスタ等を用いたが、その他にＰチャネルMOSトラ
ンジスタ、バイポーラトランジスタ、ダイオード等を適
宜用いてよい。また、適宜の箇所に上述以外の素子を接
続してもよい。
また、上述した例では、４相クロック方式や２相クロ
ック方式を用いたが、その他にも６相クロック方式や８
相クロック方式等も適宜採用できる。
ック方式を用いたが、その他にも６相クロック方式や８
相クロック方式等も適宜採用できる。
なお、上述したEEPROM以外にも例えばラインドライバ
等にも本発明を適用できる。
等にも本発明を適用できる。
ヘ．発明の作用効果 本発明は、上述したように、第１の電荷供給素子（上
述した例えばコンデンサCA）の一方の端子側（上述した
例えばノードNA）と第２の電荷供給素子（上述した例え
ばコンデンサCB）の電荷転送素子（上述した例えばトラ
ンジスタQB）における制御電極側（上述した例えばトラ
ンジスタQBのゲート）との間に、上記一方の端子側から
上記制御電極側へ電荷を移送する電荷移送素子（上述し
た例えばトランジスタQD）を接続しているので、上記第
１の電荷供給素子、上記第２の電荷供給素子及び上記電
荷移送素子によって上記制御電極側の電圧を上昇させる
ことができる。また、上記の一方の端子側と上記制御電
極側との間に、その制御電極側の電圧を安定化させる電
圧安定化素子を上記電荷移送素子と並列に接続している
ので、上記制御電極側の電荷を上記電荷転送素子により
他方の端子側（例えば上述したノードNC）へ転送する
際、上記制御電極側の電圧を上記他方の端子側よりも高
い電圧（例えば上述したように、電荷転送素子であるＮ
チャネルMOSトランジスタQBのしきい値電圧Vt分高い電
圧）にしておくことができる。従って、上記電荷の転送
時における上記電荷転送素子によるロス電圧をなくすこ
とができるため、短時間で効率よく所定の電圧を得るこ
とができ、しかも、信頼性の高い昇圧回路を提供でき
る。
述した例えばコンデンサCA）の一方の端子側（上述した
例えばノードNA）と第２の電荷供給素子（上述した例え
ばコンデンサCB）の電荷転送素子（上述した例えばトラ
ンジスタQB）における制御電極側（上述した例えばトラ
ンジスタQBのゲート）との間に、上記一方の端子側から
上記制御電極側へ電荷を移送する電荷移送素子（上述し
た例えばトランジスタQD）を接続しているので、上記第
１の電荷供給素子、上記第２の電荷供給素子及び上記電
荷移送素子によって上記制御電極側の電圧を上昇させる
ことができる。また、上記の一方の端子側と上記制御電
極側との間に、その制御電極側の電圧を安定化させる電
圧安定化素子を上記電荷移送素子と並列に接続している
ので、上記制御電極側の電荷を上記電荷転送素子により
他方の端子側（例えば上述したノードNC）へ転送する
際、上記制御電極側の電圧を上記他方の端子側よりも高
い電圧（例えば上述したように、電荷転送素子であるＮ
チャネルMOSトランジスタQBのしきい値電圧Vt分高い電
圧）にしておくことができる。従って、上記電荷の転送
時における上記電荷転送素子によるロス電圧をなくすこ
とができるため、短時間で効率よく所定の電圧を得るこ
とができ、しかも、信頼性の高い昇圧回路を提供でき
る。
また、本発明は、上述したように、第１の電荷供給素
子（上述した例えばコンデンサCA）の一方の端子側（上
述した例えばノードNA）と第２の電荷供給素子（上述し
た例えばコンデンサCB）の電荷転送素子（上述した例え
ばトランジスタQB）における制御電極側（上述した例え
ばトランジスタQBのゲート）との間に、上記一方の端子
側から上記制御電極側へ電荷を移送する電荷移送素子
（上述した例えばトランジスタQD）を接続しているの
で、上記一方の端子側の電荷を上記電荷転送素子により
他方の端子側（例えば上述したノードNC）へ転送する
際、上記第１の電荷供給素子、上記第２の電荷供給素子
及び上記電荷移送素子によって上記制御電極側の電圧を
上記他方の端子側よりも高い電圧にすることができる。
従って、上述と同様に、電荷の転送時における上記電荷
転送素子によるロス電圧をなくすことができる。
子（上述した例えばコンデンサCA）の一方の端子側（上
述した例えばノードNA）と第２の電荷供給素子（上述し
た例えばコンデンサCB）の電荷転送素子（上述した例え
ばトランジスタQB）における制御電極側（上述した例え
ばトランジスタQBのゲート）との間に、上記一方の端子
側から上記制御電極側へ電荷を移送する電荷移送素子
（上述した例えばトランジスタQD）を接続しているの
で、上記一方の端子側の電荷を上記電荷転送素子により
他方の端子側（例えば上述したノードNC）へ転送する
際、上記第１の電荷供給素子、上記第２の電荷供給素子
及び上記電荷移送素子によって上記制御電極側の電圧を
上記他方の端子側よりも高い電圧にすることができる。
従って、上述と同様に、電荷の転送時における上記電荷
転送素子によるロス電圧をなくすことができる。
第１図〜第10図は本発明の実施例を示すものであって、 第１図は本発明による昇圧回路の一例を示す等価回路
図、 第２図は第１図のクロック入力波形を示すタイミングチ
ャート、 第３図は第１図におけるクロック入力波形及び各ノード
の電圧変化を示す実際のタイミングチャート、 第４図は第１図の高電圧出力の変化を示す電圧−時間特
性、 第５図は本発明による第１図の昇圧回路をEEPROMに適用
した例を示すブロック図、 第６図は第５図において昇圧回路からの高電圧出力の流
れを説明するための要部概略ブロック図、 第７図は第６図における昇圧回路の高電圧出力をコント
ロールするための原理的な回路図、 第８図は第６図におけるメモリーセルの断面図、 第９図は第８図の平面図（第９図のVIII−VIII線断面図
が第８図である。） 第10図は本発明の他の例による昇圧回路を示す等価回路
図 である。 第11図〜第12図は従来例を示すものであって、 第11図は従来の昇圧回路を示す等価回路図、 第12図は第11図のクロック入力波形を示すタイミングチ
ャート、 第13図は従来の第11図の例と略同様の回路構成による昇
圧回路を示す等価回路図 である。 なお、図面に示す符号において、 QA、QB、QC、QD、QP1、QP2、QP3、QP4、QP5、QT1、QT
2、QT3、QT4……ＮチャネルMOSトランジスタ CA、CB、C1、C2……コンデンサ NA、NC……一方の端子側又は他方の端子側 NB……制御電極 N1、N2、N3、N4、N5……一方の端子側又は他方の端子側
又は制御電極 φＡ、φＢ、φＣ、φＤ、φ１、φ２……クロック入力 VDD……電源電圧 VSS……接地電圧（GND） VPP……高電圧出力 である。
図、 第２図は第１図のクロック入力波形を示すタイミングチ
ャート、 第３図は第１図におけるクロック入力波形及び各ノード
の電圧変化を示す実際のタイミングチャート、 第４図は第１図の高電圧出力の変化を示す電圧−時間特
性、 第５図は本発明による第１図の昇圧回路をEEPROMに適用
した例を示すブロック図、 第６図は第５図において昇圧回路からの高電圧出力の流
れを説明するための要部概略ブロック図、 第７図は第６図における昇圧回路の高電圧出力をコント
ロールするための原理的な回路図、 第８図は第６図におけるメモリーセルの断面図、 第９図は第８図の平面図（第９図のVIII−VIII線断面図
が第８図である。） 第10図は本発明の他の例による昇圧回路を示す等価回路
図 である。 第11図〜第12図は従来例を示すものであって、 第11図は従来の昇圧回路を示す等価回路図、 第12図は第11図のクロック入力波形を示すタイミングチ
ャート、 第13図は従来の第11図の例と略同様の回路構成による昇
圧回路を示す等価回路図 である。 なお、図面に示す符号において、 QA、QB、QC、QD、QP1、QP2、QP3、QP4、QP5、QT1、QT
2、QT3、QT4……ＮチャネルMOSトランジスタ CA、CB、C1、C2……コンデンサ NA、NC……一方の端子側又は他方の端子側 NB……制御電極 N1、N2、N3、N4、N5……一方の端子側又は他方の端子側
又は制御電極 φＡ、φＢ、φＣ、φＤ、φ１、φ２……クロック入力 VDD……電源電圧 VSS……接地電圧（GND） VPP……高電圧出力 である。
Claims (2)
- 【請求項１】電源電圧端子と第１のノードとの間に接続
されている第１の電荷供給素子と、上記第１のノードと
出力端子との間に接続され、制御端子が第２のノードに
接続されている電荷転送素子と、 一端が上記第１のノードに接続されている第１のコンデ
ンサと、 上記第１のノードと上記第２のノードとの間に接続さ
れ、制御端子が上記第１のノードに接続されている第２
の電荷供給素子と、 一端が上記第２のノードに接続されている第２のコンデ
ンサと、 を有し、上記第１のコンデンサの他端に印加される第１
のクロック信号に応じて上記第１のノードの電位が上昇
し、上記第２のコンデンサの他端に印加される第２のク
ロック信号に応じて上記第２のノードの電位が上昇する
ことにより、上記電荷転送素子が導通して上記第１のノ
ードから上記出力端子に電荷が転送されて上記出力端子
に昇圧された上記第１のノードの電位とほぼ等しい電位
が出力される昇圧回路。 - 【請求項２】上記第１のノードと上記第２のノードとの
間に接続され、制御端子が上記第２のノードに接続され
ている第２の電荷転送素子を有する請求項１に記載の昇
圧回路。
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