JP2805765B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置、特にスタティック・ラン
ダム・アクセス・メモリ（Ｓ−RAM）に係わる。
ダム・アクセス・メモリ（Ｓ−RAM）に係わる。
本発明はＳ−RAMにおいて、これを構成する１対のス
イッチングトランジスタの不純物拡散領域に接続される
第１の配線層を特にこのメモリセルとこれと隣り合うメ
モリセルのスイッチングトランジスタの電極上に延在さ
せ、この電極上において１対のビット線にそれぞれその
ビット線の延在方向に沿って互に逆向きに引出されて接
続されるようにすることによって集積密度の向上と信頼
性の向上とをはかる。
イッチングトランジスタの不純物拡散領域に接続される
第１の配線層を特にこのメモリセルとこれと隣り合うメ
モリセルのスイッチングトランジスタの電極上に延在さ
せ、この電極上において１対のビット線にそれぞれその
ビット線の延在方向に沿って互に逆向きに引出されて接
続されるようにすることによって集積密度の向上と信頼
性の向上とをはかる。
Ｓ−RAM例えば高抵抗負荷型のＳ−RAMは、その１メモ
リセルの等価回路を第６図に示すように、高抵抗R1とMI
S型トランジスタQ1からなるインバータと、高抵抗R2とM
IS型トランジスタQ2からなるインバータとの対のインバ
ータの一方の出力を他方の出力に接続したフリップフロ
ップ回路と、１対のMIS型トランジスタより成るスイッ
チングトランジスタQ3およびQ4とで構成されたメモリセ
ルを有し、１対のスイッチングトランジスタQ3およびQ4
が１対のビット線DLおよび▲▼に接続されてなる。
WLはワード線、VCCは電源端子を示す。
リセルの等価回路を第６図に示すように、高抵抗R1とMI
S型トランジスタQ1からなるインバータと、高抵抗R2とM
IS型トランジスタQ2からなるインバータとの対のインバ
ータの一方の出力を他方の出力に接続したフリップフロ
ップ回路と、１対のMIS型トランジスタより成るスイッ
チングトランジスタQ3およびQ4とで構成されたメモリセ
ルを有し、１対のスイッチングトランジスタQ3およびQ4
が１対のビット線DLおよび▲▼に接続されてなる。
WLはワード線、VCCは電源端子を示す。
この種の半導体メモリ装置において特開昭62−293668
号公開公報に多層配線構造の第１層目の導電層でゲート
電極とワード線とを形成し、第２層目の導電層で接地線
を形成し、第３層目の導電層で抵抗素子を形成すること
によって集積度の向上をはかるものの提案がなされてい
る。これら第1,第２および第３の導電層は、例えば多結
晶シリコン層によって構成され、ビット線DLおよび▲
▼の導出は、多層構造の多結晶シリコン導電層上の最
上層に設けられた配線金属層例えばAl金属層によって導
出が構成されるものであるが、この最上層のビット線は
スイッチングトランジスタQ3およびQ4の各ソース領域と
なる不純物拡散領域から電気的に導出された下層の第２
の導電層に電気的に連結することからその連結部におけ
る段差による信頼性の低下の課題、さらにより高集積度
化をはかることの要求の課題がある。
号公開公報に多層配線構造の第１層目の導電層でゲート
電極とワード線とを形成し、第２層目の導電層で接地線
を形成し、第３層目の導電層で抵抗素子を形成すること
によって集積度の向上をはかるものの提案がなされてい
る。これら第1,第２および第３の導電層は、例えば多結
晶シリコン層によって構成され、ビット線DLおよび▲
▼の導出は、多層構造の多結晶シリコン導電層上の最
上層に設けられた配線金属層例えばAl金属層によって導
出が構成されるものであるが、この最上層のビット線は
スイッチングトランジスタQ3およびQ4の各ソース領域と
なる不純物拡散領域から電気的に導出された下層の第２
の導電層に電気的に連結することからその連結部におけ
る段差による信頼性の低下の課題、さらにより高集積度
化をはかることの要求の課題がある。
本発明においては、上述したビット線導出の信頼性の
課題および高集積度化の課題を解決する半導体メモリ装
置を提供する。
課題および高集積度化の課題を解決する半導体メモリ装
置を提供する。
本発明は第１図にその略線的拡大平面図を示し、第２
図にその要部の略線的拡大断面図を示し、第３図にその
構成上の接続図を示すように、１対のMIS型トランジス
タ（駆動トランジスタ）Q1およびQ2で構成されたフリッ
プフロップ回路と、１対の具体的にはMIS型トランジス
タによるスイッチングトランジスタQ3およびQ4で構成さ
れたメモリセルを有し、これら１対のスイッチングトラ
ンジスタQ3およびQ4が１対のビット線DLおよび▲▼
に接続された半導体メモリ装置において、その１対のMI
S型トランジスタによるスイッチングトランジスタQ3お
よびQ4の不純物拡散領域（例えばドレイン領域）
（d3a）および（d4a）と接続され、かつスイッチングト
ランジスタのゲート電極、具体的には、１のメモリセル
の一方のスイッチングトランジスタ例えばQ4のゲート電
極と、このメモリセルのスイッチングトランジスタQ3と
隣合う他のメモリセルにおけるスイッチングトランジス
タQ3sのゲート電極上に延在する第１の配線層（１）お
よび（２）を設ける。そしてこれらスイッチングトラン
ジスタQ3sおよびQ4のゲート電極上で１対の第１の配線
層（１）および（２）と接続され１対のビット線DLおよ
び▲▼の延在方向に沿うものの互に逆向きに引出さ
れるようになされ、上述の１対のビット線DLおよび▲
▼にそれぞれ接続された１対の第２の配線層（３）お
よび（４）を設ける。
図にその要部の略線的拡大断面図を示し、第３図にその
構成上の接続図を示すように、１対のMIS型トランジス
タ（駆動トランジスタ）Q1およびQ2で構成されたフリッ
プフロップ回路と、１対の具体的にはMIS型トランジス
タによるスイッチングトランジスタQ3およびQ4で構成さ
れたメモリセルを有し、これら１対のスイッチングトラ
ンジスタQ3およびQ4が１対のビット線DLおよび▲▼
に接続された半導体メモリ装置において、その１対のMI
S型トランジスタによるスイッチングトランジスタQ3お
よびQ4の不純物拡散領域（例えばドレイン領域）
（d3a）および（d4a）と接続され、かつスイッチングト
ランジスタのゲート電極、具体的には、１のメモリセル
の一方のスイッチングトランジスタ例えばQ4のゲート電
極と、このメモリセルのスイッチングトランジスタQ3と
隣合う他のメモリセルにおけるスイッチングトランジス
タQ3sのゲート電極上に延在する第１の配線層（１）お
よび（２）を設ける。そしてこれらスイッチングトラン
ジスタQ3sおよびQ4のゲート電極上で１対の第１の配線
層（１）および（２）と接続され１対のビット線DLおよ
び▲▼の延在方向に沿うものの互に逆向きに引出さ
れるようになされ、上述の１対のビット線DLおよび▲
▼にそれぞれ接続された１対の第２の配線層（３）お
よび（４）を設ける。
上述した本発明構成によれば、拡散領域（d3a）およ
び（d4a）に対するビット線DLおよび▲▼との接続
を第１の配線層および第２の配線層（１）および
（３），（２）および（４）を介して接続するものであ
るが、この場合その第１の配線層（１）（２）と第２の
配線層（３）（４）との接続部をスイッチングトランジ
スタQ3s,Q4のゲート電極上において行ったこと、さらに
対のスイッチングトランジスタQ3sおよびQ4に関して逆
方向に、すなわち互いに齟齬するよう導出したことによ
ってその配列占有幅を両者間を短絡することなく充分小
に保持できる。つまり第２の配線層（３）および（４）
を互いに並置した場合に比し小さくすることができ、高
集積度化をはかることができる。また、各領域（3a）お
よび（4b）と各ビット線DLおよび▲▼との接続を第
１の配線層（１）および（２）と第２の配線層（３）お
よび（４）とを介して接続するようにしたことによって
各配線層相互のコンタクト、段差を小とすることがで
き、段差による断線等の信頼性の低下を効果的に回避で
きる。
び（d4a）に対するビット線DLおよび▲▼との接続
を第１の配線層および第２の配線層（１）および
（３），（２）および（４）を介して接続するものであ
るが、この場合その第１の配線層（１）（２）と第２の
配線層（３）（４）との接続部をスイッチングトランジ
スタQ3s,Q4のゲート電極上において行ったこと、さらに
対のスイッチングトランジスタQ3sおよびQ4に関して逆
方向に、すなわち互いに齟齬するよう導出したことによ
ってその配列占有幅を両者間を短絡することなく充分小
に保持できる。つまり第２の配線層（３）および（４）
を互いに並置した場合に比し小さくすることができ、高
集積度化をはかることができる。また、各領域（3a）お
よび（4b）と各ビット線DLおよび▲▼との接続を第
１の配線層（１）および（２）と第２の配線層（３）お
よび（４）とを介して接続するようにしたことによって
各配線層相互のコンタクト、段差を小とすることがで
き、段差による断線等の信頼性の低下を効果的に回避で
きる。
第１図〜第３図に示した本発明装置をその理解を容易
にするため第４図および第５図をも参照してその製造方
法と共に詳細に説明する。
にするため第４図および第５図をも参照してその製造方
法と共に詳細に説明する。
第４図Ａ〜Ｄは高負荷抵抗型Ｓ−RAMの１メモリセル
と、ビット線DL,▲▼と共通に接続される隣り合う
メモリセルのスイッチングトランジスタQ3sおよびQ4sの
配置部分を示す拡大略線的平面図で、第５図ＡおよびＢ
は第４図のトランジスタQ1およびQ4の配置線上の各工程
における略線的拡大断面図を示す。
と、ビット線DL,▲▼と共通に接続される隣り合う
メモリセルのスイッチングトランジスタQ3sおよびQ4sの
配置部分を示す拡大略線的平面図で、第５図ＡおよびＢ
は第４図のトランジスタQ1およびQ4の配置線上の各工程
における略線的拡大断面図を示す。
この例においては、第５図に示すように１の導電型例
えばｎ型の半導体基体Ｓの１主面に臨んで例えば他の導
電型のｐ型のウェル領域（５）が形成され、このウェル
領域（５）に各メモリセルの各トランジスタが形成され
た構成をとる場合である。
えばｎ型の半導体基体Ｓの１主面に臨んで例えば他の導
電型のｐ型のウェル領域（５）が形成され、このウェル
領域（５）に各メモリセルの各トランジスタが形成され
た構成をとる場合である。
半導体基板Ｓの回路素子即ち各トランジスタの形成部
以外のいわゆるフィールド部には例えば熱酸化による熱
いSiO2フィールド絶縁層（６）が形成されている。
以外のいわゆるフィールド部には例えば熱酸化による熱
いSiO2フィールド絶縁層（６）が形成されている。
そしてこのフィールド絶縁層（６）が形成されていな
い回路素子としての各トランジスタのゲート部に、それ
ぞれ例えば薄いSiO2酸化膜によるゲート絶縁層（７）が
所要のパターンに被着形成される。これを含んで第４図
Ａおよび第５図Ａに示すようにトランジスタQ1〜Q4とQ
3sおよびQ3sの各ゲート電極（８）が形成される。これ
らゲート電極（８）は、トランジスタQ1およびQ2につい
ては独立に、トランジスタQ3およびQ4,Q3sおよびQ4sに
ついては、それぞれワード線WLを兼ねて共通に設けられ
る。
い回路素子としての各トランジスタのゲート部に、それ
ぞれ例えば薄いSiO2酸化膜によるゲート絶縁層（７）が
所要のパターンに被着形成される。これを含んで第４図
Ａおよび第５図Ａに示すようにトランジスタQ1〜Q4とQ
3sおよびQ3sの各ゲート電極（８）が形成される。これ
らゲート電極（８）は、トランジスタQ1およびQ2につい
ては独立に、トランジスタQ3およびQ4,Q3sおよびQ4sに
ついては、それぞれワード線WLを兼ねて共通に設けられ
る。
これらゲート電極（８）は、いわゆるポリサイド構成
がとられる。すなわち、それぞれ例えば厚さ1000Åの第
１の多結晶シリコン層（8A）とこれの上に高融点金属例
えばタングステンＷの例えば厚さ100Åのシリサイド層
（8B）がそれぞれ全面的に形成され、RIE（反応性イオ
ンエッチング）等によるパターンエッチングがなされて
全ゲート電極（８）が同時に形成される。
がとられる。すなわち、それぞれ例えば厚さ1000Åの第
１の多結晶シリコン層（8A）とこれの上に高融点金属例
えばタングステンＷの例えば厚さ100Åのシリサイド層
（8B）がそれぞれ全面的に形成され、RIE（反応性イオ
ンエッチング）等によるパターンエッチングがなされて
全ゲート電極（８）が同時に形成される。
そしてウェル領域（５）の表面にのぞんで各MIS型ト
ランジスタのゲート部の両側にソースおよびドレイン領
域となるこの例ではｎ型の不純物が拡散された各不純物
拡散領域（d1a）（d1b），（d2a）（d2b），（d3a）（d
3b），（d4a）（d4b），（d3sa）（d3sb），（d4sa）
（d4sb）が各ゲート電極（８）およびフィールド絶縁層
（７）をマスクとして例えばイオン注入法によって形成
される。ここに、トランジスタQ1の領域（d1b）とトラ
ンジスタQ3の領域（d3b）は連結して設けられ、トラン
ジスタQ3とQ3s,Q4とQ4sの各一方の領域（d3b）と
（d3sa）、（d4a）と（d4sa）は連通して設けられる。
ランジスタのゲート部の両側にソースおよびドレイン領
域となるこの例ではｎ型の不純物が拡散された各不純物
拡散領域（d1a）（d1b），（d2a）（d2b），（d3a）（d
3b），（d4a）（d4b），（d3sa）（d3sb），（d4sa）
（d4sb）が各ゲート電極（８）およびフィールド絶縁層
（７）をマスクとして例えばイオン注入法によって形成
される。ここに、トランジスタQ1の領域（d1b）とトラ
ンジスタQ3の領域（d3b）は連結して設けられ、トラン
ジスタQ3とQ3s,Q4とQ4sの各一方の領域（d3b）と
（d3sa）、（d4a）と（d4sa）は連通して設けられる。
また上述した不純物拡散領域すなわち各トランジスタ
Q1〜Q4,Q3sおよびQ4sの各ソースおよびドレイン領域
は、各ゲート部側に形成された低不純物濃度領域（９）
とこの領域（９）を介することによって各ゲート部から
離間して設けられた高不純物濃度領域（10）とによって
構成される。この低不純物濃度領域（９）は、例えば各
ゲート電極をマスクとして不純物のイオン注入によって
形成され、さらにこのゲート電極の両側にSiO2等にサイ
ドウォール周知の技術によって形成しこれをマスクとし
てｎ型の不純物を高濃度をもってイオン注入し、かつ例
えば第１の多結晶シリコン層（8A）からの不純物ドーピ
ングによって高不純物濃度領域として形成される。
Q1〜Q4,Q3sおよびQ4sの各ソースおよびドレイン領域
は、各ゲート部側に形成された低不純物濃度領域（９）
とこの領域（９）を介することによって各ゲート部から
離間して設けられた高不純物濃度領域（10）とによって
構成される。この低不純物濃度領域（９）は、例えば各
ゲート電極をマスクとして不純物のイオン注入によって
形成され、さらにこのゲート電極の両側にSiO2等にサイ
ドウォール周知の技術によって形成しこれをマスクとし
てｎ型の不純物を高濃度をもってイオン注入し、かつ例
えば第１の多結晶シリコン層（8A）からの不純物ドーピ
ングによって高不純物濃度領域として形成される。
第４図ＡにおいてC1,C2およびC3は、それぞれ第３図
にその対応する接続部を同符号を付して示す電気的コン
タクト部で、コンタクト部C1およびC2は、トランジスタ
Q1のゲート電極の両端延長部がトランジスタQ2およびQ4
の各一方の不純物拡散領域（d2b）および（d4b）上にオ
ーミックに連接したコンタクト部を示す。また、コンタ
クト部C3はトランジスタQ2のゲート電極の一端がトラン
ジスタQ1およびQ3の各一方の不純物拡散領域（d1b）お
よび（d3b）とのオーミックに連接したコンタクト部を
示す。
にその対応する接続部を同符号を付して示す電気的コン
タクト部で、コンタクト部C1およびC2は、トランジスタ
Q1のゲート電極の両端延長部がトランジスタQ2およびQ4
の各一方の不純物拡散領域（d2b）および（d4b）上にオ
ーミックに連接したコンタクト部を示す。また、コンタ
クト部C3はトランジスタQ2のゲート電極の一端がトラン
ジスタQ1およびQ3の各一方の不純物拡散領域（d1b）お
よび（d3b）とのオーミックに連接したコンタクト部を
示す。
そして各ゲート電極（８）上を含んで全面的に第１の
層間絶縁層（11）を、例えばCVD（化学的気相成長法）
によって形成したSiO2層によって形成する。
層間絶縁層（11）を、例えばCVD（化学的気相成長法）
によって形成したSiO2層によって形成する。
そして第４図Ｂに示すように、この層間絶縁層（11）
の所定部に第３図に対応する位置に同符号を付して示す
コンタクト部C4〜C7を構成するコンタクト窓を穿設して
各トランジスタQ1およびQ2の各一方の不純物拡散領域
（d1a）および（d1b）にコンタクト部C4およびC5をもっ
て連接する接地導電層（12）を形成すると共に、ビット
線DLおよび▲▼に接続すべきトランジスタQ3および
Q4各一方の不純物拡散領域（d3a）および（d4a）にコン
タクト部C6およびC7において連接する第２の配線層
（３）および（４）をそれぞれトランジスタQ3sおよびQ
4のゲート部上に延在させて形成する。これら接地導電
層（12）と第２の配線層（３）および（４）は第２の多
結晶シリコン（13A）によって形成する。この第２の多
結晶シリコン層（13A）はいわゆるポリサイド構造をも
って形成できる。すなわち多結晶シリコン層（13A）上
に金属のシリサイド層（13B）の積層構造となし得る。
このポリサイド層は全面的に形成し、RIE等による選択
的エッチングによって上述の接地導電層（12）と、第１
の配線層（１）および（２）とを同時に形成する。
の所定部に第３図に対応する位置に同符号を付して示す
コンタクト部C4〜C7を構成するコンタクト窓を穿設して
各トランジスタQ1およびQ2の各一方の不純物拡散領域
（d1a）および（d1b）にコンタクト部C4およびC5をもっ
て連接する接地導電層（12）を形成すると共に、ビット
線DLおよび▲▼に接続すべきトランジスタQ3および
Q4各一方の不純物拡散領域（d3a）および（d4a）にコン
タクト部C6およびC7において連接する第２の配線層
（３）および（４）をそれぞれトランジスタQ3sおよびQ
4のゲート部上に延在させて形成する。これら接地導電
層（12）と第２の配線層（３）および（４）は第２の多
結晶シリコン（13A）によって形成する。この第２の多
結晶シリコン層（13A）はいわゆるポリサイド構造をも
って形成できる。すなわち多結晶シリコン層（13A）上
に金属のシリサイド層（13B）の積層構造となし得る。
このポリサイド層は全面的に形成し、RIE等による選択
的エッチングによって上述の接地導電層（12）と、第１
の配線層（１）および（２）とを同時に形成する。
さらにこれの上に第５図Ａに示すように、第２の層間
絶縁層（14）を同様にCVD法によるSiO2層等によって全
面的に形成する。そして、第２および第１の層間絶縁層
（11）および（14）を貫通して第４図Ｃに対するよう
に、第３図に同一符号を付して示すコンタクト部C22お
よびC33とを構成するコンタクト窓を、それぞれトラン
ジスタQ1およびQ2の各ゲート電極（８）端部上に穿設す
る。そしてこれらコンタクト窓内を含んで例えば全面的
にCVD法等によって第３の多結晶シリコン層（15）を形
成し、これをパターン化して第３図に示す高抵抗負荷抵
抗R1およびR2と、VCC端子導出を行う配線層（16）を形
成する。この配線層（16）は抵抗R1およびR2の構成部に
おいては、多結晶シリコン層のパターン化例えば選択的
ドライエッチングによるパターン化後に全面的にプラズ
マCVD法によって形成されたシリコンナイトライド層SiN
層（２）を被着形成し熱処理を行ってこのプラズマCVD
法によるシリコンナイトライド層（26）に必然的に含ま
れた水素Ｈを多結晶シリコン層の所定部に導入すること
によって高比抵抗化する。そして、抵抗R1およびR2形成
部以外のVCC端子導出部においては、不純物の高濃度ド
ーピングを行って低比抵抗化する。その後第５図Ｂに示
すように、このシリコンナイトライド層（26）を例えば
異方性エッチングのRIE（反応性イオンエッチング）に
よって除去する。この場合異方性エッチングによる除去
によってこのシリコンナイトライド層（26）の形成面に
段部が存在する場合、その段部の壁面にはサイドウォー
ルとしてシリコンナイトライド層（26）が残存するが、
これは表面平坦化の上でむしろ好ましい。そして再び例
えば減圧CVD法によってシリコンナイトライド層Si3N4を
例えば耐圧向上のための絶縁層（27）として被着する。
絶縁層（14）を同様にCVD法によるSiO2層等によって全
面的に形成する。そして、第２および第１の層間絶縁層
（11）および（14）を貫通して第４図Ｃに対するよう
に、第３図に同一符号を付して示すコンタクト部C22お
よびC33とを構成するコンタクト窓を、それぞれトラン
ジスタQ1およびQ2の各ゲート電極（８）端部上に穿設す
る。そしてこれらコンタクト窓内を含んで例えば全面的
にCVD法等によって第３の多結晶シリコン層（15）を形
成し、これをパターン化して第３図に示す高抵抗負荷抵
抗R1およびR2と、VCC端子導出を行う配線層（16）を形
成する。この配線層（16）は抵抗R1およびR2の構成部に
おいては、多結晶シリコン層のパターン化例えば選択的
ドライエッチングによるパターン化後に全面的にプラズ
マCVD法によって形成されたシリコンナイトライド層SiN
層（２）を被着形成し熱処理を行ってこのプラズマCVD
法によるシリコンナイトライド層（26）に必然的に含ま
れた水素Ｈを多結晶シリコン層の所定部に導入すること
によって高比抵抗化する。そして、抵抗R1およびR2形成
部以外のVCC端子導出部においては、不純物の高濃度ド
ーピングを行って低比抵抗化する。その後第５図Ｂに示
すように、このシリコンナイトライド層（26）を例えば
異方性エッチングのRIE（反応性イオンエッチング）に
よって除去する。この場合異方性エッチングによる除去
によってこのシリコンナイトライド層（26）の形成面に
段部が存在する場合、その段部の壁面にはサイドウォー
ルとしてシリコンナイトライド層（26）が残存するが、
これは表面平坦化の上でむしろ好ましい。そして再び例
えば減圧CVD法によってシリコンナイトライド層Si3N4を
例えば耐圧向上のための絶縁層（27）として被着する。
このようにして各トランジスタQ1およびQ2のゲート電
極にコンタクト部C22およびC33によって接続された配線
層（16）は、同時にコンタクト部C2およびC3を通じて各
トランジスタQ3およびQ4の各領域（d3b）および（d4b）
に接続されることになる。そして、第２図に示すよう
に、絶縁層（27）上に第１のシリケートガラス層例えば
砒素シリケートガラス層（28）を5000Å程度の厚さに被
着し、その所定部に第３図のコンタクト部C8およびC9を
構成する各コンタクト窓を、各第１の配線層（１）およ
び（２）の各トランジスタQ3sおよびQ4のゲート部上へ
の延在端部上に穿設する。その後加熱処理を施してこの
シリケートガラス層（28）のいわゆるリフォロー処理を
行ってその表面をなだらかな面とする。そして各コンタ
クト部C8およびQ9を構成するコンタクト窓を通じて第１
の配線層（１）および（２）にコンタクトさせて第２の
配線層（３）および（４）を形成する。これら配線層
（３）および（４）は、例えば層のTi層とTiN層による
積層構造の例えば厚さ1000Åのバリヤー金属層（29）と
これの上に厚さ400Å程度に形成したAl金属（30）とを
それぞれ蒸着あるいはスパッタ等によって被着形成した
第１の金属層を形成し、これを選択的に所要のパターン
にエッチングすることによって形成し得る。
極にコンタクト部C22およびC33によって接続された配線
層（16）は、同時にコンタクト部C2およびC3を通じて各
トランジスタQ3およびQ4の各領域（d3b）および（d4b）
に接続されることになる。そして、第２図に示すよう
に、絶縁層（27）上に第１のシリケートガラス層例えば
砒素シリケートガラス層（28）を5000Å程度の厚さに被
着し、その所定部に第３図のコンタクト部C8およびC9を
構成する各コンタクト窓を、各第１の配線層（１）およ
び（２）の各トランジスタQ3sおよびQ4のゲート部上へ
の延在端部上に穿設する。その後加熱処理を施してこの
シリケートガラス層（28）のいわゆるリフォロー処理を
行ってその表面をなだらかな面とする。そして各コンタ
クト部C8およびQ9を構成するコンタクト窓を通じて第１
の配線層（１）および（２）にコンタクトさせて第２の
配線層（３）および（４）を形成する。これら配線層
（３）および（４）は、例えば層のTi層とTiN層による
積層構造の例えば厚さ1000Åのバリヤー金属層（29）と
これの上に厚さ400Å程度に形成したAl金属（30）とを
それぞれ蒸着あるいはスパッタ等によって被着形成した
第１の金属層を形成し、これを選択的に所要のパターン
にエッチングすることによって形成し得る。
これら第２の配線層（３）および（４）は、互いに後
述するビット線の延長方向に沿って互い逆向きに延在さ
せて形成する。尚、図示の例ではコンタクト部C4が上面
からみてコンタクト部C22と一致している。
述するビット線の延長方向に沿って互い逆向きに延在さ
せて形成する。尚、図示の例ではコンタクト部C4が上面
からみてコンタクト部C22と一致している。
そしてさらにこれの上に減圧CVD法によってSi3N4によ
る高耐圧化の下地層（31）を形成し、さらにこれの上に
第２のシリケートガラス層例えばりんシリケートガラス
層（32）を6000Å程度の厚さに被着する。
る高耐圧化の下地層（31）を形成し、さらにこれの上に
第２のシリケートガラス層例えばりんシリケートガラス
層（32）を6000Å程度の厚さに被着する。
そして第２の配線層（３）および（４）上においてそ
の逆方向の延長端上に第２のシリケートガラス層（32）
とこれの下の下地層（31）とにわたって第３図に対応す
る接続部分に同一符号を付して示すコンタクト部C8およ
びC9を構成するコンタクト窓明けを行ってこのコンタク
ト窓内を含んで例えば1000Å程度の厚さのTi層によるバ
リア金属層（33）とこれの上に厚さ9000ÅのAl金属層
（34）を被着した第２の金属層を形成し、これを所定の
選択的エッチング等によるパターン化を行って第１図に
示すようにビット線DLおよび▲▼を形成する。さら
にこれの上のプラズマCVDによって例えば厚さ7500Åに
よる表面保護層（35）を形成する。このようにして第６
図にその接続図を示すＳ−RAMを構成する。
の逆方向の延長端上に第２のシリケートガラス層（32）
とこれの下の下地層（31）とにわたって第３図に対応す
る接続部分に同一符号を付して示すコンタクト部C8およ
びC9を構成するコンタクト窓明けを行ってこのコンタク
ト窓内を含んで例えば1000Å程度の厚さのTi層によるバ
リア金属層（33）とこれの上に厚さ9000ÅのAl金属層
（34）を被着した第２の金属層を形成し、これを所定の
選択的エッチング等によるパターン化を行って第１図に
示すようにビット線DLおよび▲▼を形成する。さら
にこれの上のプラズマCVDによって例えば厚さ7500Åに
よる表面保護層（35）を形成する。このようにして第６
図にその接続図を示すＳ−RAMを構成する。
なお図示した例では、各MIS型トランジスタがｎチャ
ンネル型である場合について説明したが、ｐ型チャンネ
ルである場合においては各部における導電型を図示とは
逆の導電型に選定するなど種々の変形変更をなし得るこ
とはいうまでもないところであろう。
ンネル型である場合について説明したが、ｐ型チャンネ
ルである場合においては各部における導電型を図示とは
逆の導電型に選定するなど種々の変形変更をなし得るこ
とはいうまでもないところであろう。
上述したように本発明によれば、例えば３層の多結晶
シリコン層構造による配線構造とした場合において、こ
れら積層構造上にさらにその上に設けられた金属層によ
るビット線DLおよび▲▼へのMIS型トランジスタQ3
およびQ4の拡散領域d3aおよびd4aからの電気的導出を、
第２の多結晶シリコン層（13A）より成る第１の配線層
（１）および（２）−第１の金属層より成る第２の配線
層（３）および（４）を介して導出するようにしたこと
によって各コンタクト部における段差の緩衝が行われて
断線の発生が回避され信頼性の向上がはかられると共
に、配線層（１）と（２）とを、また配線層（３）と
（４）とを互に逆方向に導出し、かつ各配線層（１）お
よび（２）をゲート電極上に延在させここにおいて第２
の配線層（３）および（４）の接続を行うようにしたの
で、配置面積の縮小化がはかられ配線層（３）および
（４）が互いに並置して配置されることが回避されたこ
とによってビット線DLおよび▲▼の配置方向すなわ
ちビット線DLおよび▲▼の幅方向に関する配線
（３）および（４）の間隔を充分狭小にとることができ
集積度の向上と信頼性の向上をはかることができる。
シリコン層構造による配線構造とした場合において、こ
れら積層構造上にさらにその上に設けられた金属層によ
るビット線DLおよび▲▼へのMIS型トランジスタQ3
およびQ4の拡散領域d3aおよびd4aからの電気的導出を、
第２の多結晶シリコン層（13A）より成る第１の配線層
（１）および（２）−第１の金属層より成る第２の配線
層（３）および（４）を介して導出するようにしたこと
によって各コンタクト部における段差の緩衝が行われて
断線の発生が回避され信頼性の向上がはかられると共
に、配線層（１）と（２）とを、また配線層（３）と
（４）とを互に逆方向に導出し、かつ各配線層（１）お
よび（２）をゲート電極上に延在させここにおいて第２
の配線層（３）および（４）の接続を行うようにしたの
で、配置面積の縮小化がはかられ配線層（３）および
（４）が互いに並置して配置されることが回避されたこ
とによってビット線DLおよび▲▼の配置方向すなわ
ちビット線DLおよび▲▼の幅方向に関する配線
（３）および（４）の間隔を充分狭小にとることができ
集積度の向上と信頼性の向上をはかることができる。
第１図は本発明装置の一例の略線的拡大平面図、第２図
はその要部の略線的拡大断面図、第３図は本発明装置の
構成を示す接続図、第４図Ａ〜Ｄは本発明装置の一例の
各製造工程における略線的拡大平面図、第５図Ａおよび
Ｂは同様の各工程の要部の略線的拡大断面図、第６図は
高負荷抵抗型Ｓ−RAMの等価回路図である。 Q1〜Q4はMIS型トランジスタ、DLおよび▲▼はビッ
ト線、（１）および（２）は第１の配線層、（３）およ
び（４）は第２の配線層である。
はその要部の略線的拡大断面図、第３図は本発明装置の
構成を示す接続図、第４図Ａ〜Ｄは本発明装置の一例の
各製造工程における略線的拡大平面図、第５図Ａおよび
Ｂは同様の各工程の要部の略線的拡大断面図、第６図は
高負荷抵抗型Ｓ−RAMの等価回路図である。 Q1〜Q4はMIS型トランジスタ、DLおよび▲▼はビッ
ト線、（１）および（２）は第１の配線層、（３）およ
び（４）は第２の配線層である。
Claims (1)
- 【請求項１】１対のMIS型トランジスタで構成されたフ
リップフロップ回路と、１対のスイッチングトランジス
タとで構成されたメモリセルとを有し、該１対のスイッ
チングトランジスタが１対のビット線に接続された半導
体メモリ装置において、 上記１対のスイッチングトランジスタの不純物拡散領域
と接続され、スイッチングトランジスタのゲート電極上
に延在する１対の第１の配線層と、 上記スイッチングトランジスタのゲート電極上で上記１
対の第１の配線層と接続され上記１対のビット線の延在
方向において互に逆向きに引出されて上記１対のビット
線にそれぞれ接続された１対の第２の配線層とを有する
ことを特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229481A JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
| GB8920522A GB2223127B (en) | 1988-09-13 | 1989-09-11 | Static random access memory |
| DE3930622A DE3930622C2 (de) | 1988-09-13 | 1989-09-13 | Statischer RAM |
| US07/406,598 US4975875A (en) | 1988-09-13 | 1989-09-13 | Static random access memory with tri-layer conductor construction over access transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229481A JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277156A JPH0277156A (ja) | 1990-03-16 |
| JP2805765B2 true JP2805765B2 (ja) | 1998-09-30 |
Family
ID=16892846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229481A Expired - Fee Related JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4975875A (ja) |
| JP (1) | JP2805765B2 (ja) |
| DE (1) | DE3930622C2 (ja) |
| GB (1) | GB2223127B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831533B2 (ja) * | 1988-10-21 | 1996-03-27 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP2599495B2 (ja) * | 1990-09-05 | 1997-04-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2936704B2 (ja) * | 1990-11-27 | 1999-08-23 | ソニー株式会社 | 半導体メモリ |
| DE69229014T2 (de) * | 1991-03-01 | 1999-08-26 | Fujitsu Ltd. | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5395785A (en) * | 1993-12-17 | 1995-03-07 | Sgs-Thomson Microelectronics, Inc. | SRAM cell fabrication with interlevel dielectric planarization |
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| JP3147144B2 (ja) * | 1996-04-09 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5652152A (en) * | 1996-04-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte, Ltd. | Process having high tolerance to buried contact mask misalignment by using a PSG spacer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
| US4744056A (en) * | 1986-02-28 | 1988-05-10 | Advanced Micro Devices, Inc. | Stable high density RAM |
| JPS62293668A (ja) * | 1986-06-12 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPH07112014B2 (ja) * | 1986-07-09 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01147843A (ja) * | 1987-12-03 | 1989-06-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3254807B2 (ja) * | 1993-05-07 | 2002-02-12 | 住友化学工業株式会社 | 熱可塑性エラストマー組成物 |
-
1988
- 1988-09-13 JP JP63229481A patent/JP2805765B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-11 GB GB8920522A patent/GB2223127B/en not_active Expired
- 1989-09-13 DE DE3930622A patent/DE3930622C2/de not_active Expired - Fee Related
- 1989-09-13 US US07/406,598 patent/US4975875A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277156A (ja) | 1990-03-16 |
| DE3930622C2 (de) | 1998-03-19 |
| GB2223127B (en) | 1992-03-25 |
| GB8920522D0 (en) | 1989-10-25 |
| US4975875A (en) | 1990-12-04 |
| DE3930622A1 (de) | 1990-03-15 |
| GB2223127A (en) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |