JP2809166B2 - 高速遅延検証装置 - Google Patents
高速遅延検証装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は高速遅延検証装置に
関し、特に論理回路の遅延検証を行う遅延検証方式に関
する。
関し、特に論理回路の遅延検証を行う遅延検証方式に関
する。
【０００２】
【従来の技術】従来、この種の遅延検証方式において
は、検証対象の論理回路に含まれる全てのパスに対して
遅延検証を行い、それら全てのパスについて遅延時間を
算出している。
は、検証対象の論理回路に含まれる全てのパスに対して
遅延検証を行い、それら全てのパスについて遅延時間を
算出している。
【０００３】すなわち、検証対象の論理回路の入力端子
から出力端子までの全てのパス（経路）を検索し、それ
ら検索した全てのパス各々の遅延時間にクロックスキュ
ー等を加味して遅延検証を行っている。この遅延検証に
よって、全てのパスの遅延時間が予め設定された基準時
間内に収まるようにしている。
から出力端子までの全てのパス（経路）を検索し、それ
ら検索した全てのパス各々の遅延時間にクロックスキュ
ー等を加味して遅延検証を行っている。この遅延検証に
よって、全てのパスの遅延時間が予め設定された基準時
間内に収まるようにしている。
【０００４】また、パスの未変更部分の遅延時間と設計
変更後の配線遅延時間とを夫々求めてパスの遅延時間を
算出し、その遅延時間が遅延設計基準値を満たすか否か
を判定することで、上記の遅延検証が論理回路のパスの
設計変更時にも自動的に行えるようにした方法もある。
この方法については、特開平４−３３７８７０号公報に
詳述されている。
変更後の配線遅延時間とを夫々求めてパスの遅延時間を
算出し、その遅延時間が遅延設計基準値を満たすか否か
を判定することで、上記の遅延検証が論理回路のパスの
設計変更時にも自動的に行えるようにした方法もある。
この方法については、特開平４−３３７８７０号公報に
詳述されている。
【０００５】
【発明が解決しようとする課題】上述した従来の遅延検
証方式では、上記の特開平４−３３７８７０号公報に詳
述された方法を含むほとんどの方法で検証対象の論理回
路に含まれる全てのパスについて遅延時間を算出してい
るため、その遅延検証に多大な時間が費やされることと
なる。
証方式では、上記の特開平４−３３７８７０号公報に詳
述された方法を含むほとんどの方法で検証対象の論理回
路に含まれる全てのパスについて遅延時間を算出してい
るため、その遅延検証に多大な時間が費やされることと
なる。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、遅延検証に費やされる時間を短縮することがで
き、高速な遅延検証を実現することができる高速遅延検
証装置を提供することにある。
消し、遅延検証に費やされる時間を短縮することがで
き、高速な遅延検証を実現することができる高速遅延検
証装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明による高速遅延検
証装置は、論理回路の遅延検証を行う高速遅延検証装置
であって、検証対象の論理回路の論理情報と接続情報と
遅延情報とを含む回路モデルの情報を格納する遅延モデ
ル格納手段と、前記遅延モデル格納手段の内容を基に前
記論理回路内の各ピンから始点までの遅延時間及び前記
論理回路内の各ピンから終点までの遅延時間を各ピン毎
に夫々トレースして算出するトレース手段と、前記トレ
ース手段で算出された前記始点までの遅延時間と前記終
点までの遅延時間との和が予め設定された制限値以下の
ピン及びその接続情報を前記遅延モデル格納手段の内容
から削除する制限検査手段と、前記制限検査手段で前記
制限値以下のピン及びその接続情報が削除された前記遅
延モデル格納手段の内容を基に前記論理回路の遅延検証
を行う遅延検証手段とを備えている。
証装置は、論理回路の遅延検証を行う高速遅延検証装置
であって、検証対象の論理回路の論理情報と接続情報と
遅延情報とを含む回路モデルの情報を格納する遅延モデ
ル格納手段と、前記遅延モデル格納手段の内容を基に前
記論理回路内の各ピンから始点までの遅延時間及び前記
論理回路内の各ピンから終点までの遅延時間を各ピン毎
に夫々トレースして算出するトレース手段と、前記トレ
ース手段で算出された前記始点までの遅延時間と前記終
点までの遅延時間との和が予め設定された制限値以下の
ピン及びその接続情報を前記遅延モデル格納手段の内容
から削除する制限検査手段と、前記制限検査手段で前記
制限値以下のピン及びその接続情報が削除された前記遅
延モデル格納手段の内容を基に前記論理回路の遅延検証
を行う遅延検証手段とを備えている。
【０００８】本発明による他の高速遅延検証装置は、上
記の構成において、前記トレース手段を、各ピンから前
記始点までトレースして求めた前記始点までの遅延時間
のうちの最大値と各ピンから前記終点までトレースして
求めた前記終点までの遅延時間のうちの最大値との和を
各ピン毎に算出して出力するよう構成している。
記の構成において、前記トレース手段を、各ピンから前
記始点までトレースして求めた前記始点までの遅延時間
のうちの最大値と各ピンから前記終点までトレースして
求めた前記終点までの遅延時間のうちの最大値との和を
各ピン毎に算出して出力するよう構成している。
【０００９】本発明による別の高速遅延検証装置は、上
記の構成において、前記制限検査手段を、前記始点まで
の遅延時間のうちの最大値と前記終点までの遅延時間の
うちの最大値との和が前記制限値以下のピン及びその接
続情報を抽出し、抽出したピン及びその接続情報を前記
遅延モデル格納手段の内容から削除するよう構成してい
る。
記の構成において、前記制限検査手段を、前記始点まで
の遅延時間のうちの最大値と前記終点までの遅延時間の
うちの最大値との和が前記制限値以下のピン及びその接
続情報を抽出し、抽出したピン及びその接続情報を前記
遅延モデル格納手段の内容から削除するよう構成してい
る。
【００１０】本発明によるさらに別の高速遅延検証装置
は、上記の構成のほかに、前記制限値を予め格納する制
限値格納手段を具備している。
は、上記の構成のほかに、前記制限値を予め格納する制
限値格納手段を具備している。
【００１１】本発明によるさらにまた別の高速遅延検証
装置は、上記の構成のほかに、前記トレース手段のトレ
ース結果を格納する付加モデル格納手段を具備してい
る。
装置は、上記の構成のほかに、前記トレース手段のトレ
ース結果を格納する付加モデル格納手段を具備してい
る。
【００１２】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【００１３】検証対象の論理回路の論理情報と接続情報
と遅延情報とを含む回路モデルの情報を遅延モデル格納
手段に格納しておき、この遅延モデル格納手段の内容を
基に論理回路内の各ピンから始点までの遅延時間及び各
ピンから終点までの遅延時間をトレース手段で各ピン毎
に夫々算出する。
と遅延情報とを含む回路モデルの情報を遅延モデル格納
手段に格納しておき、この遅延モデル格納手段の内容を
基に論理回路内の各ピンから始点までの遅延時間及び各
ピンから終点までの遅延時間をトレース手段で各ピン毎
に夫々算出する。
【００１４】このトレース手段で算出された始点までの
遅延時間と終点までの遅延時間との和が予め設定された
制限値以下のピン及びその接続情報を制限検査手段で遅
延モデル格納手段の内容から削除し、制限値以下のピン
及びその接続情報が削除された遅延モデル格納手段の内
容を基に遅延検証手段で論理回路の遅延検証を行う。
遅延時間と終点までの遅延時間との和が予め設定された
制限値以下のピン及びその接続情報を制限検査手段で遅
延モデル格納手段の内容から削除し、制限値以下のピン
及びその接続情報が削除された遅延モデル格納手段の内
容を基に遅延検証手段で論理回路の遅延検証を行う。
【００１５】これによって、遅延時間の最大値が制限値
以内の検証不要な部分を予め遅延モデル上から削除する
ことができるので、遅延検証に費やされる時間を短縮
し、高速な遅延検証を実現することが可能となる。
以内の検証不要な部分を予め遅延モデル上から削除する
ことができるので、遅延検証に費やされる時間を短縮
し、高速な遅延検証を実現することが可能となる。
【００１６】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
る高速遅延検証装置は遅延モデル格納手段１と、トレー
ス手段２と、付加モデル格納手段３と、制限値格納手段
４と、制限検査手段５と、修正モデル格納手段６と、遅
延検証手段７とから構成されている。
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
る高速遅延検証装置は遅延モデル格納手段１と、トレー
ス手段２と、付加モデル格納手段３と、制限値格納手段
４と、制限検査手段５と、修正モデル格納手段６と、遅
延検証手段７とから構成されている。
【００１７】遅延モデル格納手段１には検証対象となる
論理回路（図示せず）の外部ピン及び回路素子用ピンを
ノードとした場合、そのノード間の信号の流れをアーク
としたアーク情報と、回路素子内に対応するアークの遅
延時間に関する遅延情報とを含む回路情報が格納されて
いる。
論理回路（図示せず）の外部ピン及び回路素子用ピンを
ノードとした場合、そのノード間の信号の流れをアーク
としたアーク情報と、回路素子内に対応するアークの遅
延時間に関する遅延情報とを含む回路情報が格納されて
いる。
【００１８】トレース手段２は遅延モデル格納手段１に
格納された回路情報を基に回路を信号の入力方向及び出
力方向に夫々トレースし、各ノードについて対象とする
ノードから外部出力ピンに対応するノード、あるいは対
象とするノードからラッチやフリップフロップ（以下、
ＦＦとする）の入力ピンに対応するノードまでの遅延時
間の最大値と、外部入力ピンに対応するノードから対象
とするノードまで、またはラッチやＦＦの出力ピンに対
応するノードから対象とするノードまでの遅延時間の最
大値とを求める。
格納された回路情報を基に回路を信号の入力方向及び出
力方向に夫々トレースし、各ノードについて対象とする
ノードから外部出力ピンに対応するノード、あるいは対
象とするノードからラッチやフリップフロップ（以下、
ＦＦとする）の入力ピンに対応するノードまでの遅延時
間の最大値と、外部入力ピンに対応するノードから対象
とするノードまで、またはラッチやＦＦの出力ピンに対
応するノードから対象とするノードまでの遅延時間の最
大値とを求める。
【００１９】トレース手段２は求めた遅延時間の最大値
の和をとり、ノード毎に求めた遅延時間の最大値の和を
遅延モデル格納手段１の回路情報に付加する。付加モデ
ル格納手段３はトレース手段２でノード毎の遅延時間の
最大値の和が付加された遅延モデル格納手段１の回路情
報を、すなわちトレース手段２で作成されたモデルを格
納する。
の和をとり、ノード毎に求めた遅延時間の最大値の和を
遅延モデル格納手段１の回路情報に付加する。付加モデ
ル格納手段３はトレース手段２でノード毎の遅延時間の
最大値の和が付加された遅延モデル格納手段１の回路情
報を、すなわちトレース手段２で作成されたモデルを格
納する。
【００２０】制限値格納手段４には予め設定された遅延
時間の制限値が格納されている。この制限値を越えた信
号のパスは、基準違反パスとして抽出されることを期待
されている。
時間の制限値が格納されている。この制限値を越えた信
号のパスは、基準違反パスとして抽出されることを期待
されている。
【００２１】制限検査手段５は付加モデル格納手段３に
格納された情報を基に、各ノードに付加された遅延時間
の最大値の和と制限値格納手段４に格納された遅延時間
の制限値とを比較し、遅延時間の最大値の和が制限値よ
り小さいノード及びそのノードに接続されるアークを付
加モデル格納手段３に格納された情報から削除する。
格納された情報を基に、各ノードに付加された遅延時間
の最大値の和と制限値格納手段４に格納された遅延時間
の制限値とを比較し、遅延時間の最大値の和が制限値よ
り小さいノード及びそのノードに接続されるアークを付
加モデル格納手段３に格納された情報から削除する。
【００２２】すなわち、制限検査手段５は各ノード毎に
求めた遅延時間の最大値の和が制限値をこえなければ、
その後の遅延検証が不要と判断し、そのノードに関する
情報を遅延モデル格納手段１の回路情報から削除する。
求めた遅延時間の最大値の和が制限値をこえなければ、
その後の遅延検証が不要と判断し、そのノードに関する
情報を遅延モデル格納手段１の回路情報から削除する。
【００２３】修正モデル格納手段６は制限検査手段５に
よって修正された遅延モデル格納手段１の回路情報を格
納する。遅延検証手段７は修正モデル格納手段６に格納
された回路情報を基にクロックスキュー等を加味した遅
延検証を行う。
よって修正された遅延モデル格納手段１の回路情報を格
納する。遅延検証手段７は修正モデル格納手段６に格納
された回路情報を基にクロックスキュー等を加味した遅
延検証を行う。
【００２４】図２は本発明の一実施例による遅延検証の
対象となる論理回路の一例を示す図である。図におい
て、論理回路は外部入力ピン２１〜２３と、外部出力ピ
ン２４，２５と、回路素子（論理積回路）２６，２７と
から構成されている。
対象となる論理回路の一例を示す図である。図におい
て、論理回路は外部入力ピン２１〜２３と、外部出力ピ
ン２４，２５と、回路素子（論理積回路）２６，２７と
から構成されている。
【００２５】図３は図２に示す論理回路の遅延モデルを
示す図である。図において、３０１〜３０３は外部入力
ピン２１〜２３に夫々対応するノードを示し、３０４〜
３０９は回路素子２６，２７の回路素子用ピンに夫々対
応するノードを示し、３１０，３１１は外部出力ピン２
４，２５に夫々対応するノードを示している。
示す図である。図において、３０１〜３０３は外部入力
ピン２１〜２３に夫々対応するノードを示し、３０４〜
３０９は回路素子２６，２７の回路素子用ピンに夫々対
応するノードを示し、３１０，３１１は外部出力ピン２
４，２５に夫々対応するノードを示している。
【００２６】また、３１２〜３２１は外部入力ピン２１
〜２３と外部出力ピン２４，２５と回路素子２６，２７
とにおける信号の流れを示すアークである。したがっ
て、遅延モデル格納手段１には上記の１１個のノード３
０１〜３１１の間を結合する１０個のアーク３１２〜３
２１に対応する遅延時間が格納される。
〜２３と外部出力ピン２４，２５と回路素子２６，２７
とにおける信号の流れを示すアークである。したがっ
て、遅延モデル格納手段１には上記の１１個のノード３
０１〜３１１の間を結合する１０個のアーク３１２〜３
２１に対応する遅延時間が格納される。
【００２７】図４は図１の遅延モデル格納手段１に格納
されたアーク３１２〜３２１に対応する遅延時間の一例
を示す図であり、図５は図４の遅延時間を基に算出され
た各ノード３０１〜３１１の遅延時間の最大値の和を示
す図であり、図６は図５の遅延時間の最大値の和を基に
修正された論理回路の遅延モデルを示す図である。
されたアーク３１２〜３２１に対応する遅延時間の一例
を示す図であり、図５は図４の遅延時間を基に算出され
た各ノード３０１〜３１１の遅延時間の最大値の和を示
す図であり、図６は図５の遅延時間の最大値の和を基に
修正された論理回路の遅延モデルを示す図である。
【００２８】これら図１〜図６を用いて本発明の一実施
例による遅延検証の処理動作について説明する。
例による遅延検証の処理動作について説明する。
【００２９】まず、トレース手段２は遅延モデル格納手
段１に格納された回路情報を基に各ノード３０１〜３１
１の遅延時間の最大値を求める。トレース手段２は求め
た遅延時間の最大値の和をとり、ノード３０１〜３１１
毎に求めた遅延時間の最大値の和を遅延モデル格納手段
１の回路情報に付加する。
段１に格納された回路情報を基に各ノード３０１〜３１
１の遅延時間の最大値を求める。トレース手段２は求め
た遅延時間の最大値の和をとり、ノード３０１〜３１１
毎に求めた遅延時間の最大値の和を遅延モデル格納手段
１の回路情報に付加する。
【００３０】すなわち、トレース手段２はまずノード３
０１を対象とすると、ノード３０１から外部出力ピン２
４に対応するノード３１０までトレースし、ノード３０
１→ノード３０４→ノード３０８→ノード３１０の経路
が得られると、図４に示すアーク３１２〜３２１に対応
する遅延時間を基に遅延時間の最大値を求める。
０１を対象とすると、ノード３０１から外部出力ピン２
４に対応するノード３１０までトレースし、ノード３０
１→ノード３０４→ノード３０８→ノード３１０の経路
が得られると、図４に示すアーク３１２〜３２１に対応
する遅延時間を基に遅延時間の最大値を求める。
【００３１】この場合、ノード３０１からノード３１０
までは経路が一つなので、その経路をなすアーク３１
２，３１６，３２０の和が遅延時間の最大値となる。つ
まり、アーク３１２＋アーク３１６＋アーク３２０＝５
＋３＋３＝１１となる。
までは経路が一つなので、その経路をなすアーク３１
２，３１６，３２０の和が遅延時間の最大値となる。つ
まり、アーク３１２＋アーク３１６＋アーク３２０＝５
＋３＋３＝１１となる。
【００３２】ここで、ノード３０１は外部入力ピン２１
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
１の遅延時間の最大値は「１１」となり、図５に示すよ
うに、「１１」がノード３０１に対応して付加モデル格
納手段３に格納される。
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
１の遅延時間の最大値は「１１」となり、図５に示すよ
うに、「１１」がノード３０１に対応して付加モデル格
納手段３に格納される。
【００３３】トレース手段２はノード３０２を対象とす
ると、ノード３０２から外部出力ピン２４，２５に対応
するノード３１０，３１１まで夫々トレースし、ノード
３０２→ノード３０５→ノード３０８→ノード３１０の
経路とノード３０２→ノード３０６→ノード３０９→ノ
ード３１１の経路とが得られると、図４に示すアーク３
１２〜３２１に対応する遅延時間を基に遅延時間の最大
値を求める。
ると、ノード３０２から外部出力ピン２４，２５に対応
するノード３１０，３１１まで夫々トレースし、ノード
３０２→ノード３０５→ノード３０８→ノード３１０の
経路とノード３０２→ノード３０６→ノード３０９→ノ
ード３１１の経路とが得られると、図４に示すアーク３
１２〜３２１に対応する遅延時間を基に遅延時間の最大
値を求める。
【００３４】この場合、ノード３０２からノード３１
０，３１１までは経路が二つなので、それらの経路をな
すアーク３１３，３１７，３２０の和及びアーク３１
４，３１８，３２１の和のうち大きい方が遅延時間の最
大値となる。つまり、 アーク３１３＋アーク３１７＋アーク３２０＝３＋３＋
３＝９ アーク３１４＋アーク３１８＋アーク３２１＝４＋４＋
３＝１１ となるので、アーク３１４，３１８，３２１の和「１
１」が遅延時間の最大値となる。
０，３１１までは経路が二つなので、それらの経路をな
すアーク３１３，３１７，３２０の和及びアーク３１
４，３１８，３２１の和のうち大きい方が遅延時間の最
大値となる。つまり、 アーク３１３＋アーク３１７＋アーク３２０＝３＋３＋
３＝９ アーク３１４＋アーク３１８＋アーク３２１＝４＋４＋
３＝１１ となるので、アーク３１４，３１８，３２１の和「１
１」が遅延時間の最大値となる。
【００３５】ここで、ノード３０２は外部入力ピン２２
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
２の遅延時間の最大値はアーク３１４，３１８，３２１
の和「１１」となり、図５に示すように、「１１」がノ
ード３０２に対応して付加モデル格納手段３に格納され
る。
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
２の遅延時間の最大値はアーク３１４，３１８，３２１
の和「１１」となり、図５に示すように、「１１」がノ
ード３０２に対応して付加モデル格納手段３に格納され
る。
【００３６】トレース手段２はノード３０３を対象とす
ると、ノード３０３から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０３→ノード３０
７→ノード３０９→ノード３１１の経路が得られると、
図４に示すアーク３１２〜３２１に対応する遅延時間を
基に遅延時間の最大値を求める。
ると、ノード３０３から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０３→ノード３０
７→ノード３０９→ノード３１１の経路が得られると、
図４に示すアーク３１２〜３２１に対応する遅延時間を
基に遅延時間の最大値を求める。
【００３７】この場合、ノード３０３からノード３１１
までは経路が一つなので、その経路をなすアーク３１
５，３１９，３２１の和が遅延時間の最大値となる。つ
まり、 アーク３１５＋アーク３１９＋アーク３２１＝３＋３＋
３＝９ となる。
までは経路が一つなので、その経路をなすアーク３１
５，３１９，３２１の和が遅延時間の最大値となる。つ
まり、 アーク３１５＋アーク３１９＋アーク３２１＝３＋３＋
３＝９ となる。
【００３８】ここで、ノード３０３は外部入力ピン２３
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
３の遅延時間の最大値は「９」となり、図５に示すよう
に、「９」がノード３０３に対応して付加モデル格納手
段３に格納される。
に対応しているため、外部入力ピンから対象とするノー
ドまでの経路はトレースされないので、このノード３０
３の遅延時間の最大値は「９」となり、図５に示すよう
に、「９」がノード３０３に対応して付加モデル格納手
段３に格納される。
【００３９】トレース手段２はノード３０４を対象とす
ると、ノード３０４から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０４→ノード３０
８→ノード３１０の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
ると、ノード３０４から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０４→ノード３０
８→ノード３１０の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
【００４０】この場合、ノード３０４からノード３１０
までは経路が一つなので、その経路をなすアーク３１
６，３２０の和が遅延時間の最大値となる。つまり、 アーク３１６＋アーク３２０＝３＋３＝６ となる。
までは経路が一つなので、その経路をなすアーク３１
６，３２０の和が遅延時間の最大値となる。つまり、 アーク３１６＋アーク３２０＝３＋３＝６ となる。
【００４１】また、トレース手段２は外部入力ピン２１
に対応するノード３０１から対象とするノード３０４ま
でトレースし、ノード３０１→ノード３０４の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
に対応するノード３０１から対象とするノード３０４ま
でトレースし、ノード３０１→ノード３０４の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
【００４２】この場合、ノード３０１からノード３０４
までは経路が一つなので、その経路をなすアーク３１２
が遅延時間の最大値となる。つまり、アーク３１２＝５
となる。
までは経路が一つなので、その経路をなすアーク３１２
が遅延時間の最大値となる。つまり、アーク３１２＝５
となる。
【００４３】よって、このノード３０４の遅延時間の最
大値はアーク３１６，３２０の和「６」とアーク３１２
の値「５」とが加算された値、６＋５＝１１となり、図
５に示すように、「１１」がノード３０４に対応して付
加モデル格納手段３に格納される。
大値はアーク３１６，３２０の和「６」とアーク３１２
の値「５」とが加算された値、６＋５＝１１となり、図
５に示すように、「１１」がノード３０４に対応して付
加モデル格納手段３に格納される。
【００４４】トレース手段２はノード３０５を対象とす
ると、ノード３０５から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０５→ノード３０
８→ノード３１０の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
ると、ノード３０５から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０５→ノード３０
８→ノード３１０の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
【００４５】この場合、ノード３０５からノード３１０
までは経路が一つなので、その経路をなすアーク３１
７，３２０の和が遅延時間の最大値となる。つまり、 アーク３１７＋アーク３２０＝３＋３＝６ となる。
までは経路が一つなので、その経路をなすアーク３１
７，３２０の和が遅延時間の最大値となる。つまり、 アーク３１７＋アーク３２０＝３＋３＝６ となる。
【００４６】また、トレース手段２は外部入力ピン２２
に対応するノード３０２から対象とするノード３０５ま
でトレースし、ノード３０２→ノード３０５の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
に対応するノード３０２から対象とするノード３０５ま
でトレースし、ノード３０２→ノード３０５の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
【００４７】この場合、ノード３０２からノード３０５
までは経路が一つなので、その経路をなすアーク３１３
が遅延時間の最大値となる。つまり、アーク３１３＝３
となる。
までは経路が一つなので、その経路をなすアーク３１３
が遅延時間の最大値となる。つまり、アーク３１３＝３
となる。
【００４８】よって、このノード３０５の遅延時間の最
大値はアーク３１７，３２０の和「６」とアーク３１３
の値「３」とが加算された値、６＋３＝９となり、図５
に示すように、「９」がノード３０５に対応して付加モ
デル格納手段３に格納される。
大値はアーク３１７，３２０の和「６」とアーク３１３
の値「３」とが加算された値、６＋３＝９となり、図５
に示すように、「９」がノード３０５に対応して付加モ
デル格納手段３に格納される。
【００４９】トレース手段２はノード３０６を対象とす
ると、ノード３０６から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０６→ノード３０
９→ノード３１１の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
ると、ノード３０６から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０６→ノード３０
９→ノード３１１の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
【００５０】この場合、ノード３０６からノード３１１
までは経路が一つなので、その経路をなすアーク３１
８，３２１の和が遅延時間の最大値となる。つまり、 アーク３１８＋アーク３２１＝４＋３＝７ となる。
までは経路が一つなので、その経路をなすアーク３１
８，３２１の和が遅延時間の最大値となる。つまり、 アーク３１８＋アーク３２１＝４＋３＝７ となる。
【００５１】また、トレース手段２は外部入力ピン２２
に対応するノード３０２から対象とするノード３０６ま
でトレースし、ノード３０２→ノード３０６の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
に対応するノード３０２から対象とするノード３０６ま
でトレースし、ノード３０２→ノード３０６の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
【００５２】この場合、ノード３０２からノード３０６
までは経路が一つなので、その経路をなすアーク３１４
が遅延時間の最大値となる。つまり、アーク３１４＝４
となる。
までは経路が一つなので、その経路をなすアーク３１４
が遅延時間の最大値となる。つまり、アーク３１４＝４
となる。
【００５３】よって、このノード３０６の遅延時間の最
大値はアーク３１８，３２１の和「７」とアーク３１４
の値「４」とが加算された値、７＋４＝１１となり、図
５に示すように、「１１」がノード３０６に対応して付
加モデル格納手段３に格納される。
大値はアーク３１８，３２１の和「７」とアーク３１４
の値「４」とが加算された値、７＋４＝１１となり、図
５に示すように、「１１」がノード３０６に対応して付
加モデル格納手段３に格納される。
【００５４】トレース手段２はノード３０７を対象とす
ると、ノード３０７から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０７→ノード３０
９→ノード３１１の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
ると、ノード３０７から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０７→ノード３０
９→ノード３１１の経路が得られると、図４に示すアー
ク３１２〜３２１に対応する遅延時間を基に遅延時間の
最大値を求める。
【００５５】この場合、ノード３０７からノード３１１
までは経路が一つなので、その経路をなすアーク３１
９，３２１の和が遅延時間の最大値となる。つまり、 アーク３１９＋アーク３２１＝３＋３＝６ となる。
までは経路が一つなので、その経路をなすアーク３１
９，３２１の和が遅延時間の最大値となる。つまり、 アーク３１９＋アーク３２１＝３＋３＝６ となる。
【００５６】また、トレース手段２は外部入力ピン２３
に対応するノード３０３から対象とするノード３０７ま
でトレースし、ノード３０３→ノード３０７の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
に対応するノード３０３から対象とするノード３０７ま
でトレースし、ノード３０３→ノード３０７の経路が得
られると、図４に示すアーク３１２〜３２１に対応する
遅延時間を基に遅延時間の最大値を求める。
【００５７】この場合、ノード３０３からノード３０７
までは経路が一つなので、その経路をなすアーク３１５
が遅延時間の最大値となる。つまり、アーク３１５＝３
となる。
までは経路が一つなので、その経路をなすアーク３１５
が遅延時間の最大値となる。つまり、アーク３１５＝３
となる。
【００５８】よって、このノード３０７の遅延時間の最
大値はアーク３１９，３２１の和「６」とアーク３１５
の値「３」とが加算された値、６＋３＝９となり、図５
に示すように、「９」がノード３０７に対応して付加モ
デル格納手段３に格納される。
大値はアーク３１９，３２１の和「６」とアーク３１５
の値「３」とが加算された値、６＋３＝９となり、図５
に示すように、「９」がノード３０７に対応して付加モ
デル格納手段３に格納される。
【００５９】トレース手段２はノード３０８を対象とす
ると、ノード３０８から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０８→ノード３１
０の経路が得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
ると、ノード３０８から外部出力ピン２４に対応するノ
ード３１０までトレースし、ノード３０８→ノード３１
０の経路が得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
【００６０】この場合、ノード３０８からノード３１０
までは経路が一つなので、その経路をなすアーク３２０
が遅延時間の最大値となる。つまり、アーク３２０＝３
となる。
までは経路が一つなので、その経路をなすアーク３２０
が遅延時間の最大値となる。つまり、アーク３２０＝３
となる。
【００６１】また、トレース手段２は外部入力ピン２
１，２２に対応するノード３０１，３０２から対象とす
るノード３０８までトレースし、ノード３０１→ノード
３０４→ノード３０８の経路とノード３０２→ノード３
０５→ノード３０８の経路とが得られると、図４に示す
アーク３１２〜３２１に対応する遅延時間を基に遅延時
間の最大値を求める。
１，２２に対応するノード３０１，３０２から対象とす
るノード３０８までトレースし、ノード３０１→ノード
３０４→ノード３０８の経路とノード３０２→ノード３
０５→ノード３０８の経路とが得られると、図４に示す
アーク３１２〜３２１に対応する遅延時間を基に遅延時
間の最大値を求める。
【００６２】この場合、ノード３０１，３０２からノー
ド３０８までは経路が二つなので、それらの経路をなす
アーク３１２，３１６の和及びアーク３１３，３１７の
和のうち大きい方が遅延時間の最大値となる。つまり、 アーク３１２＋アーク３１６＝５＋３＝８ アーク３１３＋アーク３１７＝３＋３＝６ となるので、アーク３１２，３１６の和「８」が遅延時
間の最大値となる。
ド３０８までは経路が二つなので、それらの経路をなす
アーク３１２，３１６の和及びアーク３１３，３１７の
和のうち大きい方が遅延時間の最大値となる。つまり、 アーク３１２＋アーク３１６＝５＋３＝８ アーク３１３＋アーク３１７＝３＋３＝６ となるので、アーク３１２，３１６の和「８」が遅延時
間の最大値となる。
【００６３】よって、このノード３０８の遅延時間の最
大値はアーク３２０の値「３」とアーク３１２，３１６
の和「８」とが加算された値、３＋８＝１１となり、図
５に示すように、「１１」がノード３０８に対応して付
加モデル格納手段３に格納される。
大値はアーク３２０の値「３」とアーク３１２，３１６
の和「８」とが加算された値、３＋８＝１１となり、図
５に示すように、「１１」がノード３０８に対応して付
加モデル格納手段３に格納される。
【００６４】トレース手段２はノード３０９を対象とす
ると、ノード３０９から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０９→ノード３１
１の経路が得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
ると、ノード３０９から外部出力ピン２５に対応するノ
ード３１１までトレースし、ノード３０９→ノード３１
１の経路が得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
【００６５】この場合、ノード３０９からノード３１１
までは経路が一つなので、その経路をなすアーク３２１
が遅延時間の最大値となる。つまり、アーク３２１＝３
となる。
までは経路が一つなので、その経路をなすアーク３２１
が遅延時間の最大値となる。つまり、アーク３２１＝３
となる。
【００６６】また、トレース手段２は外部入力ピン２
２，２３に対応するノード３０２，３０３から対象とす
るノード３０９まで夫々トレースし、ノード３０２→ノ
ード３０６→ノード３０９の経路とノード３０３→ノー
ド３０７→ノード３０９の経路とが得られると、図４に
示すアーク３１２〜３２１に対応する遅延時間を基に遅
延時間の最大値を求める。
２，２３に対応するノード３０２，３０３から対象とす
るノード３０９まで夫々トレースし、ノード３０２→ノ
ード３０６→ノード３０９の経路とノード３０３→ノー
ド３０７→ノード３０９の経路とが得られると、図４に
示すアーク３１２〜３２１に対応する遅延時間を基に遅
延時間の最大値を求める。
【００６７】この場合、ノード３０２，３０３からノー
ド３０９までは経路が二つなので、それらの経路をなす
アーク３１４，３１８の和及びアーク３１５，３１９の
和のうち大きい方が遅延時間の最大値となる。つまり、 アーク３１４＋アーク３１８＝４＋４＝８ アーク３１５＋アーク３１９＝３＋３＝６ となるので、アーク３１４，３１８の和「８」が遅延時
間の最大値となる。
ド３０９までは経路が二つなので、それらの経路をなす
アーク３１４，３１８の和及びアーク３１５，３１９の
和のうち大きい方が遅延時間の最大値となる。つまり、 アーク３１４＋アーク３１８＝４＋４＝８ アーク３１５＋アーク３１９＝３＋３＝６ となるので、アーク３１４，３１８の和「８」が遅延時
間の最大値となる。
【００６８】よって、このノード３０９の遅延時間の最
大値はアーク３２１の値「３」とアーク３１４，３１８
の和「８」とが加算された値、３＋８＝１１となり、図
５に示すように、「１１」がノード３０９に対応して付
加モデル格納手段３に格納される。
大値はアーク３２１の値「３」とアーク３１４，３１８
の和「８」とが加算された値、３＋８＝１１となり、図
５に示すように、「１１」がノード３０９に対応して付
加モデル格納手段３に格納される。
【００６９】トレース手段２はノード３１０を対象とす
ると、ノード３１０は外部出力ピン２４に対応している
ため、対象とするノードから外部入力ピンまでの経路は
トレースされない。
ると、ノード３１０は外部出力ピン２４に対応している
ため、対象とするノードから外部入力ピンまでの経路は
トレースされない。
【００７０】また、トレース手段２は外部入力ピン２
１，２２に対応するノード３０１，３０２から対象とす
るノード３１０まで夫々トレースし、ノード３０１→ノ
ード３０４→ノード３０８→ノード３１０の経路とノー
ド３０２→ノード３０５→ノード３０８→ノード３１０
の経路とが得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
１，２２に対応するノード３０１，３０２から対象とす
るノード３１０まで夫々トレースし、ノード３０１→ノ
ード３０４→ノード３０８→ノード３１０の経路とノー
ド３０２→ノード３０５→ノード３０８→ノード３１０
の経路とが得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
【００７１】この場合、ノード３０１，３０２からノー
ド３１０までは経路が二つなので、それらの経路をなす
アーク３１２，３１６，３２０の和及びアーク３１３，
３１７，３２０の和のうち大きい方が遅延時間の最大値
となる。つまり、 アーク３１２＋アーク３１６＋アーク３２０＝５＋３＋
３＝１１ アーク３１３＋アーク３１７＋アーク３２０＝３＋３＋
３＝９ となるので、アーク３１２，３１６，３２０の和「１
１」が遅延時間の最大値となる。
ド３１０までは経路が二つなので、それらの経路をなす
アーク３１２，３１６，３２０の和及びアーク３１３，
３１７，３２０の和のうち大きい方が遅延時間の最大値
となる。つまり、 アーク３１２＋アーク３１６＋アーク３２０＝５＋３＋
３＝１１ アーク３１３＋アーク３１７＋アーク３２０＝３＋３＋
３＝９ となるので、アーク３１２，３１６，３２０の和「１
１」が遅延時間の最大値となる。
【００７２】よって、このノード３１０の遅延時間の最
大値はアーク３１２，３１６，３２０の和「１１」が遅
延時間の最大値となり、図５に示すように、「１１」が
ノード３１０に対応して付加モデル格納手段３に格納さ
れる。
大値はアーク３１２，３１６，３２０の和「１１」が遅
延時間の最大値となり、図５に示すように、「１１」が
ノード３１０に対応して付加モデル格納手段３に格納さ
れる。
【００７３】トレース手段２はノード３１１を対象とす
ると、ノード３１１は外部出力ピン２５に対応している
ため、対象とするノードから外部入力ピンまでの経路は
トレースされない。
ると、ノード３１１は外部出力ピン２５に対応している
ため、対象とするノードから外部入力ピンまでの経路は
トレースされない。
【００７４】また、トレース手段２は外部入力ピン２
２，２３に対応するノード３０２，３０３から対象とす
るノード３１１まで夫々トレースし、ノード３０２→ノ
ード３０６→ノード３０９→ノード３１１の経路とノー
ド３０３→ノード３０７→ノード３０９→ノード３１１
の経路とが得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
２，２３に対応するノード３０２，３０３から対象とす
るノード３１１まで夫々トレースし、ノード３０２→ノ
ード３０６→ノード３０９→ノード３１１の経路とノー
ド３０３→ノード３０７→ノード３０９→ノード３１１
の経路とが得られると、図４に示すアーク３１２〜３２
１に対応する遅延時間を基に遅延時間の最大値を求め
る。
【００７５】この場合、ノード３０２，３０３からノー
ド３１１までは経路が二つなので、それらの経路をなす
アーク３１４，３１８，３２１の和及びアーク３１５，
３１９，３２１の和のうち大きい方が遅延時間の最大値
となる。つまり、 アーク３１４＋アーク３１８＋アーク３２１＝４＋４＋
３＝１１ アーク３１５＋アーク３１９＋アーク３２１＝３＋３＋
３＝９ となるので、アーク３１４，３１８，３２１の和「１
１」が遅延時間の最大値となる。
ド３１１までは経路が二つなので、それらの経路をなす
アーク３１４，３１８，３２１の和及びアーク３１５，
３１９，３２１の和のうち大きい方が遅延時間の最大値
となる。つまり、 アーク３１４＋アーク３１８＋アーク３２１＝４＋４＋
３＝１１ アーク３１５＋アーク３１９＋アーク３２１＝３＋３＋
３＝９ となるので、アーク３１４，３１８，３２１の和「１
１」が遅延時間の最大値となる。
【００７６】よって、このノード３１１の遅延時間の最
大値はアーク３１４，３１８，３２１の和「１１」が遅
延時間の最大値となり、図５に示すように、「１１」が
ノード３１１に対応して付加モデル格納手段３に格納さ
れる。
大値はアーク３１４，３１８，３２１の和「１１」が遅
延時間の最大値となり、図５に示すように、「１１」が
ノード３１１に対応して付加モデル格納手段３に格納さ
れる。
【００７７】制限検査手段５は、例えば制限値格納手段
４に格納された制限値が「１０」であるとすると、付加
モデル格納手段３に格納された情報から制限値「１０」
以下の遅延時間を持つノードを求め、遅延時間の最大値
が「９」のノード３０３，３０５，３０７を得る。
４に格納された制限値が「１０」であるとすると、付加
モデル格納手段３に格納された情報から制限値「１０」
以下の遅延時間を持つノードを求め、遅延時間の最大値
が「９」のノード３０３，３０５，３０７を得る。
【００７８】よって、制限検査手段５はこれらのノード
３０３，３０５，３０７及びそれらに接続するアーク３
１３，３１５，３１７，３１９の情報を図３に示す論理
回路の遅延モデルから削除し、修正モデル格納手段６に
格納する。
３０３，３０５，３０７及びそれらに接続するアーク３
１３，３１５，３１７，３１９の情報を図３に示す論理
回路の遅延モデルから削除し、修正モデル格納手段６に
格納する。
【００７９】その結果、修正モデル格納手段６には図６
に示す修正モデル（修正された遅延モデル格納手段１の
回路情報）が格納される。遅延検証手段７は修正モデル
格納手段６に格納された回路情報、つまりノード３０
１，３０２，３０４，３０６，３０８〜３１１とアーク
３１２，３１４，３１６，３１８，３２０，３２１とを
基に遅延検証を行う。
に示す修正モデル（修正された遅延モデル格納手段１の
回路情報）が格納される。遅延検証手段７は修正モデル
格納手段６に格納された回路情報、つまりノード３０
１，３０２，３０４，３０６，３０８〜３１１とアーク
３１２，３１４，３１６，３１８，３２０，３２１とを
基に遅延検証を行う。
【００８０】このように、検証対象の論理回路の論理情
報と接続情報と遅延情報とを含む回路モデルの情報を遅
延モデル格納手段１に格納しておき、この遅延モデル格
納手段１の内容を基に論理回路内の各ピンから始点まで
の遅延時間及び各ピンから終点までの遅延時間をトレー
ス手段２で各ピン毎に夫々算出し、このトレース手段２
で算出された始点までの遅延時間と終点までの遅延時間
との和が予め設定された制限値以下のピン及びその接続
情報を制限検査手段５で遅延モデル格納手段１の内容か
ら削除して制限値以下のピン及びその接続情報が削除さ
れた遅延モデル格納手段１の内容を基に遅延検証手段７
で論理回路の遅延検証を行うことによって、遅延時間の
最大値が制限値以内の検証不要な部分を予め遅延モデル
上から削除することができるので、遅延検証に費やされ
る時間を短縮することができ、高速な遅延検証を実現す
ることができる。
報と接続情報と遅延情報とを含む回路モデルの情報を遅
延モデル格納手段１に格納しておき、この遅延モデル格
納手段１の内容を基に論理回路内の各ピンから始点まで
の遅延時間及び各ピンから終点までの遅延時間をトレー
ス手段２で各ピン毎に夫々算出し、このトレース手段２
で算出された始点までの遅延時間と終点までの遅延時間
との和が予め設定された制限値以下のピン及びその接続
情報を制限検査手段５で遅延モデル格納手段１の内容か
ら削除して制限値以下のピン及びその接続情報が削除さ
れた遅延モデル格納手段１の内容を基に遅延検証手段７
で論理回路の遅延検証を行うことによって、遅延時間の
最大値が制限値以内の検証不要な部分を予め遅延モデル
上から削除することができるので、遅延検証に費やされ
る時間を短縮することができ、高速な遅延検証を実現す
ることができる。
【００８１】
【発明の効果】以上説明したように本発明によれば、検
証対象の論理回路の論理情報と接続情報と遅延情報とを
含む回路モデルの情報を基に論理回路内の各ピンから始
点までの遅延時間及び各ピンから終点までの遅延時間を
各ピン毎に夫々算出し、これら始点までの遅延時間と終
点までの遅延時間との和が予め設定された制限値以下の
ピン及びその接続情報が削除された回路モデルの情報を
基に論理回路の遅延検証を行うことによって、遅延検証
に費やされる時間を短縮することができ、高速な遅延検
証を実現することができるという効果がある。
証対象の論理回路の論理情報と接続情報と遅延情報とを
含む回路モデルの情報を基に論理回路内の各ピンから始
点までの遅延時間及び各ピンから終点までの遅延時間を
各ピン毎に夫々算出し、これら始点までの遅延時間と終
点までの遅延時間との和が予め設定された制限値以下の
ピン及びその接続情報が削除された回路モデルの情報を
基に論理回路の遅延検証を行うことによって、遅延検証
に費やされる時間を短縮することができ、高速な遅延検
証を実現することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例による遅延検証の対象となる
論理回路の一例を示す図である。
論理回路の一例を示す図である。
【図３】図２に示す論理回路の遅延モデルを示す図であ
る。
る。
【図４】図１の遅延モデル格納手段に格納されたアーク
に対応する遅延時間の一例を示す図である。
に対応する遅延時間の一例を示す図である。
【図５】図４の遅延時間を基に算出された各ノードの遅
延時間の最大値の和を示す図である。
延時間の最大値の和を示す図である。
【図６】図５の遅延時間の最大値の和を基に修正された
論理回路の遅延モデルを示す図である。
論理回路の遅延モデルを示す図である。
１ 遅延モデル格納手段 ２ トレース手段 ３ 付加モデル格納手段 ４ 制限値格納手段 ５ 制限検査手段 ６ 修正モデル格納手段 ７ 遅延検証手段 ２１〜２３ 外部入力ピン ２４，２５ 外部出力ピン ２６，２７ 回路素子 ３０１〜３１１ ノード ３１２〜３２１ アーク
Claims (5)
- 【請求項１】 論理回路の遅延検証を行う高速遅延検証
装置であって、 検証対象の論理回路の論理情報と接続情報と遅延情報と
を含む回路モデルの情報を格納する遅延モデル格納手段
と、 前記遅延モデル格納手段の内容を基に前記論理回路内の
各ピンから始点までの遅延時間及び前記論理回路内の各
ピンから終点までの遅延時間を各ピン毎に夫々トレース
して算出するトレース手段と、 前記トレース手段で算出された前記始点までの遅延時間
と前記終点までの遅延時間との和が予め設定された制限
値以下のピン及びその接続情報を前記遅延モデル格納手
段の内容から削除する制限検査手段と、 前記制限検査手段で前記制限値以下のピン及びその接続
情報が削除された前記遅延モデル格納手段の内容を基に
前記論理回路の遅延検証を行う遅延検証手段とを有する
ことを特徴とする高速遅延検証装置。 - 【請求項２】 前記トレース手段は、各ピンから前記始
点までトレースして求めた前記始点までの遅延時間のう
ちの最大値と各ピンから前記終点までトレースして求め
た前記終点までの遅延時間のうちの最大値との和を各ピ
ン毎に算出して出力するよう構成したことを特徴とする
請求項１記載の高速遅延検証装置。 - 【請求項３】 前記制限検査手段は、前記始点までの遅
延時間のうちの最大値と前記終点までの遅延時間のうち
の最大値との和が前記制限値以下のピン及びその接続情
報を抽出し、抽出したピン及びその接続情報を前記遅延
モデル格納手段の内容から削除するよう構成したことを
特徴とする請求項２記載の高速遅延検証装置。 - 【請求項４】 前記制限値を予め格納する制限値格納手
段を含むことを特徴とする請求項１から請求項３のいず
れか記載の高速遅延検証装置。 - 【請求項５】 前記トレース手段のトレース結果を格納
する付加モデル格納手段を含むことを特徴とする請求項
１から請求項４のいずれか記載の高速遅延検証装置。
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|---|---|---|---|
| JP7340069A JP2809166B2 (ja) | 1995-12-27 | 1995-12-27 | 高速遅延検証装置 |
| US08/771,247 US6041168A (en) | 1995-12-27 | 1996-12-20 | High-speed delay verification apparatus and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7340069A JP2809166B2 (ja) | 1995-12-27 | 1995-12-27 | 高速遅延検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09179886A JPH09179886A (ja) | 1997-07-11 |
| JP2809166B2 true JP2809166B2 (ja) | 1998-10-08 |
Family
ID=18333431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7340069A Expired - Fee Related JP2809166B2 (ja) | 1995-12-27 | 1995-12-27 | 高速遅延検証装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2809166B2 (ja) |
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| JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
| US6810506B1 (en) * | 2002-05-20 | 2004-10-26 | Synopsys, Inc. | Methodology for stitching reduced-order models of interconnects together |
| US10810790B1 (en) * | 2013-02-28 | 2020-10-20 | TheMathWorks, Inc. | Identification and correction of temporal ages in separate signal paths of a graphical model |
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-
1995
- 1995-12-27 JP JP7340069A patent/JP2809166B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-20 US US08/771,247 patent/US6041168A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH09179886A (ja) | 1997-07-11 |
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