JP2814978B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JP2814978B2 JP2814978B2 JP8068054A JP6805496A JP2814978B2 JP 2814978 B2 JP2814978 B2 JP 2814978B2 JP 8068054 A JP8068054 A JP 8068054A JP 6805496 A JP6805496 A JP 6805496A JP 2814978 B2 JP2814978 B2 JP 2814978B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
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- 230000007704 transition Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータ伝
送における受信部で使用されるフレーム同期回路に関す
るものである。
送における受信部で使用されるフレーム同期回路に関す
るものである。
【０００２】
【従来の技術】従来、デジタルデータ伝送においては、
送信部でデータ信号中にフレームパルスを挿入し、受信
部でこのフレームパルスを検出することによってフレー
ムの同期確立が行われている（例えば、特開昭６１−４
１２４４号公報等）。従来例について図を用いて説明す
る。図２は受信したデジタルデータ信号の構成の一例を
示す説明図である。同図において（ａ）はクロック信
号、（ｂ）はデジタルデータ信号を示す。デジタルデー
タ信号の１ワードは、データ部であるビットＤ１〜Ｄ８
とその一端に付加された１ビットのフレームパルスとの
計９ビットによって構成されている。なお、フレームパ
ルスは、各ワード間に「０」、「１」が交互に現れるよ
うに付加されている。
送信部でデータ信号中にフレームパルスを挿入し、受信
部でこのフレームパルスを検出することによってフレー
ムの同期確立が行われている（例えば、特開昭６１−４
１２４４号公報等）。従来例について図を用いて説明す
る。図２は受信したデジタルデータ信号の構成の一例を
示す説明図である。同図において（ａ）はクロック信
号、（ｂ）はデジタルデータ信号を示す。デジタルデー
タ信号の１ワードは、データ部であるビットＤ１〜Ｄ８
とその一端に付加された１ビットのフレームパルスとの
計９ビットによって構成されている。なお、フレームパ
ルスは、各ワード間に「０」、「１」が交互に現れるよ
うに付加されている。
【０００３】図３は従来のフレーム同期回路を示すブロ
ック図である。１はカウンタ２とＡＮＤ素子３とから構
成され、供給されたクロック信号をＮ分周することによ
って生成した基準パルスｃを出力する基準パルス発生回
路である。なお、ここではＮ＝９とする。４はデジタル
データ信号とクロック信号とが供給され、クロック信号
に同期して１周期をＮビットとしてデジタルデータ信号
をビットシフトするシフトレジスタである。
ック図である。１はカウンタ２とＡＮＤ素子３とから構
成され、供給されたクロック信号をＮ分周することによ
って生成した基準パルスｃを出力する基準パルス発生回
路である。なお、ここではＮ＝９とする。４はデジタル
データ信号とクロック信号とが供給され、クロック信号
に同期して１周期をＮビットとしてデジタルデータ信号
をビットシフトするシフトレジスタである。
【０００４】５はシフトレジスタ４によってビットシフ
トされたデジタルデータ信号のうち、１番目（Ｑ１）〜
Ｎ番目（Ｑ９）をラッチして並列に出力するラッチ素子
である。６はシフトレジスタ４が出力するデジタルデー
タ信号のうち、０番目（Ｑ０）の出力とＮ番目（Ｑ９）
の出力とが互いに異なる論理である場合は一致パルスｉ
を出力し、互いに同じ論理である場合は不一致パルスｊ
を出力する排他的論理和素子（以下、ＥＸ−ＯＲ素子と
する）である。
トされたデジタルデータ信号のうち、１番目（Ｑ１）〜
Ｎ番目（Ｑ９）をラッチして並列に出力するラッチ素子
である。６はシフトレジスタ４が出力するデジタルデー
タ信号のうち、０番目（Ｑ０）の出力とＮ番目（Ｑ９）
の出力とが互いに異なる論理である場合は一致パルスｉ
を出力し、互いに同じ論理である場合は不一致パルスｊ
を出力する排他的論理和素子（以下、ＥＸ−ＯＲ素子と
する）である。
【０００５】７は一致パルスｉと基準パルスｃとの論理
積をとるＡＮＤ素子、８はＡＮＤ素子７の出力が供給さ
れて一致パルスｉの論理と基準パルスｃの論理との一致
回数を計数し、この計数値と所定の設定値Ｎ１（第１の
設定値）との比較を行う一致カウンタである。９は不一
致パルスｊと基準パルスｃとの論理積をとるＡＮＤ素
子、１０はＡＮＤ素子９の出力が供給されて不一致パル
スｊの論理と基準パルスｃの論理との一致回数を計数
し、この計数値と所定の設定値Ｎ２（第２の設定値）と
の比較を行う不一致カウンタである。なお、Ｎ１、Ｎ２
はいずれも任意の自然数であり、ここではＮ１＝８、Ｎ
２＝４とする。
積をとるＡＮＤ素子、８はＡＮＤ素子７の出力が供給さ
れて一致パルスｉの論理と基準パルスｃの論理との一致
回数を計数し、この計数値と所定の設定値Ｎ１（第１の
設定値）との比較を行う一致カウンタである。９は不一
致パルスｊと基準パルスｃとの論理積をとるＡＮＤ素
子、１０はＡＮＤ素子９の出力が供給されて不一致パル
スｊの論理と基準パルスｃの論理との一致回数を計数
し、この計数値と所定の設定値Ｎ２（第２の設定値）と
の比較を行う不一致カウンタである。なお、Ｎ１、Ｎ２
はいずれも任意の自然数であり、ここではＮ１＝８、Ｎ
２＝４とする。
【０００６】１１はセット端子（Ｓ端子）にパルスが供
給されるとＱ端子の出力を論理「１（第１の論理）」に
保持し、リセット端子（Ｒ端子）にパルスが供給される
とＱ端子の出力を論理「０（第２の論理）」に保持する
フリップフロップである。１２はＮＯＲ素子、１３はＯ
Ｒ素子、１４はＮＯＴ素子である。１７はシフトレジス
タ１５とＯＲ素子１６とから構成され、フリップフロッ
プ１１の出力とクロック信号とが供給されてハンチィン
グパルスを生成して出力するハンチィングパルス発生回
路である。
給されるとＱ端子の出力を論理「１（第１の論理）」に
保持し、リセット端子（Ｒ端子）にパルスが供給される
とＱ端子の出力を論理「０（第２の論理）」に保持する
フリップフロップである。１２はＮＯＲ素子、１３はＯ
Ｒ素子、１４はＮＯＴ素子である。１７はシフトレジス
タ１５とＯＲ素子１６とから構成され、フリップフロッ
プ１１の出力とクロック信号とが供給されてハンチィン
グパルスを生成して出力するハンチィングパルス発生回
路である。
【０００７】以上の構成による従来例の動作について詳
細に説明する。基準パルス発生回路１は供給されたクロ
ック信号をカウンタ２によってＮ分周することによって
基準パルスｃを出力する。
細に説明する。基準パルス発生回路１は供給されたクロ
ック信号をカウンタ２によってＮ分周することによって
基準パルスｃを出力する。
【０００８】シフトレジスタ４はデジタルデータ信号と
クロック信号とが供給され、このクロック信号に同期し
てデジタルデータ信号を、１周期をＮビットとしてビッ
トシフトする。ビットシフトされたデジタルデータ信号
の０番目（Ｑ０）の出力とＮ番目（Ｑ９）の出力とはＥ
Ｘ−ＯＲ素子６に供給され、両論理が互いに異なると
き、すなわち（０，１）または（１，０）のときＥＸ−
ＯＲ素子６から一致パルスｉが出力される。また、両論
理が一致するとき、すなわち（０，０）または（１，
１）のときは不一致パルスｊが出力される。
クロック信号とが供給され、このクロック信号に同期し
てデジタルデータ信号を、１周期をＮビットとしてビッ
トシフトする。ビットシフトされたデジタルデータ信号
の０番目（Ｑ０）の出力とＮ番目（Ｑ９）の出力とはＥ
Ｘ−ＯＲ素子６に供給され、両論理が互いに異なると
き、すなわち（０，１）または（１，０）のときＥＸ−
ＯＲ素子６から一致パルスｉが出力される。また、両論
理が一致するとき、すなわち（０，０）または（１，
１）のときは不一致パルスｊが出力される。
【０００９】ＡＮＤ素子７は基準パルスｃと一致パルス
ｉとが供給され、両者の論理積をとる。このとき、基準
パルスｃの論理が「１」であり、かつ、一致パルスｉの
論理が「１」であれば、同期一致パルスａを出力して一
致カウンタ８の計数値をカウントアップさせる。カウン
トアップによって、計数値が所定の設定値Ｎ１（＝８）
に達するとＱ３端子からパルスが出力される。このパル
スは、ＮＯＲ素子１２を介してフリップフロップ１１に
供給され、フリップフロップ１１をリセットする。ま
た、このパルスは同時にＯＲ素子１３を介して一致カウ
ンタ８および不一致カウンタ１０に供給され、両者の各
計数値を「０」にリセットする。
ｉとが供給され、両者の論理積をとる。このとき、基準
パルスｃの論理が「１」であり、かつ、一致パルスｉの
論理が「１」であれば、同期一致パルスａを出力して一
致カウンタ８の計数値をカウントアップさせる。カウン
トアップによって、計数値が所定の設定値Ｎ１（＝８）
に達するとＱ３端子からパルスが出力される。このパル
スは、ＮＯＲ素子１２を介してフリップフロップ１１に
供給され、フリップフロップ１１をリセットする。ま
た、このパルスは同時にＯＲ素子１３を介して一致カウ
ンタ８および不一致カウンタ１０に供給され、両者の各
計数値を「０」にリセットする。
【００１０】同様に、ＡＮＤ素子９は基準パルスｃと不
一致パルスｊとが供給され、両者の論理積をとる。この
とき、基準パルスｃの論理が「１」であり、かつ、不一
致パルスｊの論理が「１」であれば、同期不一致パルス
ｂを出力して不一致カウンタ１０の計数値をカウントア
ップさせる。カウントアップによって、計数値が所定の
設定値Ｎ２（＝４）に達するとＱ２端子からパルスが出
力される。このパルスは、ＮＯＴ素子１４を介してフリ
ップフロップ１１に供給され、フリップフロップ１１を
セットする。また、このパルスは同時にＯＲ素子１３を
介して一致カウンタ８および不一致カウンタ１０に供給
され、両者の各計数値を「０」にリセットする。
一致パルスｊとが供給され、両者の論理積をとる。この
とき、基準パルスｃの論理が「１」であり、かつ、不一
致パルスｊの論理が「１」であれば、同期不一致パルス
ｂを出力して不一致カウンタ１０の計数値をカウントア
ップさせる。カウントアップによって、計数値が所定の
設定値Ｎ２（＝４）に達するとＱ２端子からパルスが出
力される。このパルスは、ＮＯＴ素子１４を介してフリ
ップフロップ１１に供給され、フリップフロップ１１を
セットする。また、このパルスは同時にＯＲ素子１３を
介して一致カウンタ８および不一致カウンタ１０に供給
され、両者の各計数値を「０」にリセットする。
【００１１】フリップフロップ１１は、セットされてＱ
端子の出力が論理「０」から「１」に変化すると、シフ
トレジスタ１５のＱ０端子およびＱＮ１端子の出力はｃ
端子から供給されたクロック信号に同期してシフトさ
れ、ＡＮＤ素子１６に供給される。ＡＮＤ素子１６は、
Ｑ０端子の出力とＱＮ１端子の出力との論理積をとって
ハンチィングパルスｈを生成して出力する。ハンチィン
グパルスｈは、ＯＲ素子３に供給されて基準パルスｃを
１ビットシフトさせるとともに、同時にＮＯＲ素子１２
を介してフリップフロップ１１に供給され、フリップフ
ロップ１１のリセットを行う。
端子の出力が論理「０」から「１」に変化すると、シフ
トレジスタ１５のＱ０端子およびＱＮ１端子の出力はｃ
端子から供給されたクロック信号に同期してシフトさ
れ、ＡＮＤ素子１６に供給される。ＡＮＤ素子１６は、
Ｑ０端子の出力とＱＮ１端子の出力との論理積をとって
ハンチィングパルスｈを生成して出力する。ハンチィン
グパルスｈは、ＯＲ素子３に供給されて基準パルスｃを
１ビットシフトさせるとともに、同時にＮＯＲ素子１２
を介してフリップフロップ１１に供給され、フリップフ
ロップ１１のリセットを行う。
【００１２】以上の操作は繰り返し行われ、その結果、
一致カウンタ８によって同期一致パルスａがＮ１（＝
８）回検出されるとフレーム同期が確立されたと判定す
る。また、フレーム同期確立後に受信したデジタルデー
タ信号が断またはデジタルデータ信号にビットスリップ
等が生じてフレームパルスが検出できなくなると、ＥＸ
−ＯＲ素子６は不一致パルスｊを出力して不一致カウン
タ１０のカウントアップを行う。そして、不一致カウン
タ１０の計数値が設定値Ｎ２（＝４）に達するとＱ２端
子からパルスを出力し非同期状態となる。その後、ハン
チィングを繰返して再度同期確立を行う。
一致カウンタ８によって同期一致パルスａがＮ１（＝
８）回検出されるとフレーム同期が確立されたと判定す
る。また、フレーム同期確立後に受信したデジタルデー
タ信号が断またはデジタルデータ信号にビットスリップ
等が生じてフレームパルスが検出できなくなると、ＥＸ
−ＯＲ素子６は不一致パルスｊを出力して不一致カウン
タ１０のカウントアップを行う。そして、不一致カウン
タ１０の計数値が設定値Ｎ２（＝４）に達するとＱ２端
子からパルスを出力し非同期状態となる。その後、ハン
チィングを繰返して再度同期確立を行う。
【００１３】さて、以上から明らかなように設定値Ｎ２
を小さくすると計数値が減って非同期検出時間を短くす
ることができる。しかし、設定値Ｎ２が小さい状態でＢ
ＥＲ（ビットエラーレート）が増大した場合、フレーム
ビットにビットエラーが発生すると不一致カウンタ１０
のカウントアップが行われ、フレーム同期が正常であっ
てもハンチィングを開始してしまい不要な再同期確立過
程への移行が増えてしまう。また、設定値Ｎ２を大きく
すると不要なハンチィングを減らすことはできるが、非
同期検出時間は長くなってしまう。
を小さくすると計数値が減って非同期検出時間を短くす
ることができる。しかし、設定値Ｎ２が小さい状態でＢ
ＥＲ（ビットエラーレート）が増大した場合、フレーム
ビットにビットエラーが発生すると不一致カウンタ１０
のカウントアップが行われ、フレーム同期が正常であっ
てもハンチィングを開始してしまい不要な再同期確立過
程への移行が増えてしまう。また、設定値Ｎ２を大きく
すると不要なハンチィングを減らすことはできるが、非
同期検出時間は長くなってしまう。
【００１４】
【発明が解決しようとする課題】このように、非同期状
態を検出するまでの時間と不要な再同期確立過程への移
行回数とは互いにトレードオフの関係であり、従来は非
同期検出時間を短縮し、同時にＢＥＲ劣化時のフレーム
同期保持を強化することは困難であるという問題点があ
った。本発明はこのような課題を解決するためのもので
あり、非同期検出時間を短縮し、同時にＢＥＲ劣化時の
フレーム同期保持を強化することができるフレーム同期
回路を提供することを目的としている。
態を検出するまでの時間と不要な再同期確立過程への移
行回数とは互いにトレードオフの関係であり、従来は非
同期検出時間を短縮し、同時にＢＥＲ劣化時のフレーム
同期保持を強化することは困難であるという問題点があ
った。本発明はこのような課題を解決するためのもので
あり、非同期検出時間を短縮し、同時にＢＥＲ劣化時の
フレーム同期保持を強化することができるフレーム同期
回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるフレーム同期回路は、供給され
たクロック信号をＮ分周することによって生成した基準
パルスを出力する基準パルス発生回路と、デジタルデー
タ信号とクロック信号とが供給されてデジタルデータ信
号をクロック信号に同期してＮビットシフトするシフト
レジスタと、シフトレジスタの０番目の出力とＮ番目の
出力とが互いに異なる論理をとった回数を計数し、この
計数した値が所定の第１の設定値に達するとパルスを出
力する一致カウンタと、シフトレジスタの０番目の出力
とＮ番目の出力とが互いに等しい論理をとった回数を計
数し、この計数した値が所定の第２の設定値または第３
の設定値に達するとパルスを出力する不一致カウンタ
と、不一致カウンタにおいて第２の設定値または第３の
設定値による出力のいずれか一方を選択して出力するス
イッチと、一致カウンタの出力とスイッチの出力とに応
じて第１の論理または第２の論理のいずれか一方に保持
された信号を出力するフリップフロップと、フリップフ
ロップの出力に応じて基準パルスを１ビットシフトさせ
るハンチィングパルスを出力するハンチィングパルス発
生回路と、シフトレジスタの１番目からＮ番目までの出
力をラッチして並列に出力するラッチ素子とを備えてい
る。このように構成することにより、本発明は、受信し
たデジタルデータ信号のＢＥＲに応じて不一致カウンタ
の設定値を選択することができる。
るために、本発明によるフレーム同期回路は、供給され
たクロック信号をＮ分周することによって生成した基準
パルスを出力する基準パルス発生回路と、デジタルデー
タ信号とクロック信号とが供給されてデジタルデータ信
号をクロック信号に同期してＮビットシフトするシフト
レジスタと、シフトレジスタの０番目の出力とＮ番目の
出力とが互いに異なる論理をとった回数を計数し、この
計数した値が所定の第１の設定値に達するとパルスを出
力する一致カウンタと、シフトレジスタの０番目の出力
とＮ番目の出力とが互いに等しい論理をとった回数を計
数し、この計数した値が所定の第２の設定値または第３
の設定値に達するとパルスを出力する不一致カウンタ
と、不一致カウンタにおいて第２の設定値または第３の
設定値による出力のいずれか一方を選択して出力するス
イッチと、一致カウンタの出力とスイッチの出力とに応
じて第１の論理または第２の論理のいずれか一方に保持
された信号を出力するフリップフロップと、フリップフ
ロップの出力に応じて基準パルスを１ビットシフトさせ
るハンチィングパルスを出力するハンチィングパルス発
生回路と、シフトレジスタの１番目からＮ番目までの出
力をラッチして並列に出力するラッチ素子とを備えてい
る。このように構成することにより、本発明は、受信し
たデジタルデータ信号のＢＥＲに応じて不一致カウンタ
の設定値を選択することができる。
【００１６】
【発明の実施の形態】次に、本発明の詳細について図面
を参照して説明する。図１は本発明の一つの実施の形態
を示したブロック図である。同図において図３と同一符
号は同一部品を示し、１０ａはＡＮＤ素子９の出力が供
給されて不一致パルスｊの論理と基準パルスｃの論理と
の一致回数を計数し、計数値が所定の設定値Ｎ２（第２
の設定値）、Ｎ３（第３の設定値）に達するとそれぞれ
Ｑ２端子、Ｑ３端子からパルスを出力する不一致カウン
タである。なお、Ｎ２、Ｎ３の関係はＮ２＜Ｎ３として
任意に定めることができる。ここではＮ２＝４、Ｎ３＝
８とする。１８は供給されたＢＥＲ・ＡＬＭ信号に応じ
て不一致カウンタ１０ａのＱ２端子、Ｑ３端子のいずれ
か一方の出力を選択するスイッチである。
を参照して説明する。図１は本発明の一つの実施の形態
を示したブロック図である。同図において図３と同一符
号は同一部品を示し、１０ａはＡＮＤ素子９の出力が供
給されて不一致パルスｊの論理と基準パルスｃの論理と
の一致回数を計数し、計数値が所定の設定値Ｎ２（第２
の設定値）、Ｎ３（第３の設定値）に達するとそれぞれ
Ｑ２端子、Ｑ３端子からパルスを出力する不一致カウン
タである。なお、Ｎ２、Ｎ３の関係はＮ２＜Ｎ３として
任意に定めることができる。ここではＮ２＝４、Ｎ３＝
８とする。１８は供給されたＢＥＲ・ＡＬＭ信号に応じ
て不一致カウンタ１０ａのＱ２端子、Ｑ３端子のいずれ
か一方の出力を選択するスイッチである。
【００１７】なお、本発明で使用されるデジタルデータ
信号の構成は従来例と同様であり図２のようになる。ま
た、ビットＤ１〜Ｄ８のうちのいずれか１ビットはパリ
ティ検出ビットとして使用され、受信側においてパリテ
ィチェックに用いられる。
信号の構成は従来例と同様であり図２のようになる。ま
た、ビットＤ１〜Ｄ８のうちのいずれか１ビットはパリ
ティ検出ビットとして使用され、受信側においてパリテ
ィチェックに用いられる。
【００１８】以上の構成による本発明の動作について詳
細に説明する。基準パルス発生回路１は供給されたクロ
ック信号をカウンタ２によってＮ分周することによって
基準パルスｃを出力する。以降、一致カウンタ８の動作
までは前記従来例と同様である。ＡＮＤ素子９は基準パ
ルスｃと不一致パルスｊとが供給され、両者の論理積を
とる。このとき、基準パルスｃの論理が「１」であり、
かつ、不一致パルスｊの論理が「１」であれば、同期不
一致パルスｂを出力して不一致カウンタ１０ａの計数値
をカウントアップさせる。カウントアップによって、計
数値が所定の設定値Ｎ２に達するとＱ２端子からパルス
を出力する。同様に、この計数値が所定の設定値Ｎ３に
達するとＱ３端子からパルスを出力する。
細に説明する。基準パルス発生回路１は供給されたクロ
ック信号をカウンタ２によってＮ分周することによって
基準パルスｃを出力する。以降、一致カウンタ８の動作
までは前記従来例と同様である。ＡＮＤ素子９は基準パ
ルスｃと不一致パルスｊとが供給され、両者の論理積を
とる。このとき、基準パルスｃの論理が「１」であり、
かつ、不一致パルスｊの論理が「１」であれば、同期不
一致パルスｂを出力して不一致カウンタ１０ａの計数値
をカウントアップさせる。カウントアップによって、計
数値が所定の設定値Ｎ２に達するとＱ２端子からパルス
を出力する。同様に、この計数値が所定の設定値Ｎ３に
達するとＱ３端子からパルスを出力する。
【００１９】スイッチ１８はＢＥＲ・ＡＬＭ信号に応じ
て不一致カウンタ１０ａのＱ２端子、または、Ｑ３端子
のいずれか一方とＮＯＴ素子１４とを接続する。受信し
たデジタルデータ信号のＢＥＲが所定の閾値以上（ＢＥ
Ｒが劣化）になると、ＢＥＲ・ＡＬＭ信号が供給されて
Ｑ２端子とＮＯＴ素子１４とを接続する。また、このＢ
ＥＲが所定の閾値未満（ＢＥＲが良好）になると、ＢＥ
Ｒ・ＡＬＭ信号の供給が停止されてＱ３端子とＮＯＴ素
子１４とを接続する。
て不一致カウンタ１０ａのＱ２端子、または、Ｑ３端子
のいずれか一方とＮＯＴ素子１４とを接続する。受信し
たデジタルデータ信号のＢＥＲが所定の閾値以上（ＢＥ
Ｒが劣化）になると、ＢＥＲ・ＡＬＭ信号が供給されて
Ｑ２端子とＮＯＴ素子１４とを接続する。また、このＢ
ＥＲが所定の閾値未満（ＢＥＲが良好）になると、ＢＥ
Ｒ・ＡＬＭ信号の供給が停止されてＱ３端子とＮＯＴ素
子１４とを接続する。
【００２０】さて、Ｑ２端子またはＱ３端子から出力さ
れたパルスは、スイッチ１８、ＮＯＴ素子１４を介して
フリップフロップ１１に供給され、フリップフロップ１
１をセットする。また、このパルスは同時にＯＲ素子１
３を介して一致カウンタ８および不一致カウンタ１０ａ
に供給され両者の各計数値を「０」にリセットする。
れたパルスは、スイッチ１８、ＮＯＴ素子１４を介して
フリップフロップ１１に供給され、フリップフロップ１
１をセットする。また、このパルスは同時にＯＲ素子１
３を介して一致カウンタ８および不一致カウンタ１０ａ
に供給され両者の各計数値を「０」にリセットする。
【００２１】フリップフロップ１１は、セットされてＱ
端子の出力が論理「０」から「１」に変化すると、シフ
トレジスタ１５のＱ０端子の出力およびＱＮ１端子の出
力は、ｃ端子から供給されたクロック信号に同期してシ
フトされ、ＡＮＤ素子１６に供給される。ＡＮＤ素子１
６は、Ｑ０端子の出力とＱＮ１端子の出力との論理積を
とってハンチィングパルスｈを生成して出力する。ハン
チィングパルスｈは、ＯＲ素子３に供給されて基準パル
スｃを１ビットシフトさせるとともに、同時にＮＯＲ素
子１２を介してフリップフロップ１１に供給され、フリ
ップフロップ１１のリセットが行われる。
端子の出力が論理「０」から「１」に変化すると、シフ
トレジスタ１５のＱ０端子の出力およびＱＮ１端子の出
力は、ｃ端子から供給されたクロック信号に同期してシ
フトされ、ＡＮＤ素子１６に供給される。ＡＮＤ素子１
６は、Ｑ０端子の出力とＱＮ１端子の出力との論理積を
とってハンチィングパルスｈを生成して出力する。ハン
チィングパルスｈは、ＯＲ素子３に供給されて基準パル
スｃを１ビットシフトさせるとともに、同時にＮＯＲ素
子１２を介してフリップフロップ１１に供給され、フリ
ップフロップ１１のリセットが行われる。
【００２２】以上の操作は繰り返し行われ、その結果、
一致カウンタ８によって同期一致パルスａがＮ１（＝
８）回検出されるとフレーム同期が確立されたと判定す
る。また、フレーム同期確立後に受信したデジタルデー
タ信号が断またはデジタルデータ信号にビットスリップ
等が生じてフレームパルスが検出できなくなると非同期
状態となり、ＥＸ−ＯＲ素子６は不一致パルスｊを出力
して不一致カウンタ１０ａのカウントアップを行う。
一致カウンタ８によって同期一致パルスａがＮ１（＝
８）回検出されるとフレーム同期が確立されたと判定す
る。また、フレーム同期確立後に受信したデジタルデー
タ信号が断またはデジタルデータ信号にビットスリップ
等が生じてフレームパルスが検出できなくなると非同期
状態となり、ＥＸ−ＯＲ素子６は不一致パルスｊを出力
して不一致カウンタ１０ａのカウントアップを行う。
【００２３】ＢＥＲが所定の閾値以上（ＢＥＲが劣化）
である場合は、Ｑ３端子から出力されるパルスをフリッ
プフロップ１１に供給し、ハンチィングを繰返して同期
確立を行う。すなわち、設定値として大きい方の値であ
るＮ３（＝８）を選択することによりフレーム同期保持
を強化する。ＢＥＲが所定の閾値未満（ＢＥＲが良好）
である場合は、Ｑ２端子から出力されるパルスをフリッ
プフロップ１１に供給し、ハンチィングを繰返して同期
確立を行う。すなわち、設定値として小さい方の値であ
るＮ２（＝４）を選択することにより、非同期検出時間
を短縮して再同期確立を素早く行う。
である場合は、Ｑ３端子から出力されるパルスをフリッ
プフロップ１１に供給し、ハンチィングを繰返して同期
確立を行う。すなわち、設定値として大きい方の値であ
るＮ３（＝８）を選択することによりフレーム同期保持
を強化する。ＢＥＲが所定の閾値未満（ＢＥＲが良好）
である場合は、Ｑ２端子から出力されるパルスをフリッ
プフロップ１１に供給し、ハンチィングを繰返して同期
確立を行う。すなわち、設定値として小さい方の値であ
るＮ２（＝４）を選択することにより、非同期検出時間
を短縮して再同期確立を素早く行う。
【００２４】なお、３種類以上の設定値をもった不一致
カウンタ１０ａ、不一致カウンタ１０ａの出力端子数と
同数の切り換え段数を持ったスイッチ１８を用いること
により、さらに精密な制御を行うことも可能である。
カウンタ１０ａ、不一致カウンタ１０ａの出力端子数と
同数の切り換え段数を持ったスイッチ１８を用いること
により、さらに精密な制御を行うことも可能である。
【００２５】
【発明の効果】以上説明したように、本発明は、不一致
カウンタの設定値を大小２種類用意し、受信したデジタ
ルデータ信号のＢＥＲの良否に応じてこれらの設定値の
一つを選択するスイッチを備えている。そのため、ＢＥ
Ｒが良好なときは設定値として小さい方の値を選択する
ことによりフレームの非同期検出時間を短縮することが
でき、再同期確立を素早く行うことができる。また、Ｂ
ＥＲが劣化したときは設定値として大きい方の値を選択
することによりフレーム同期保持を強化することができ
る。
カウンタの設定値を大小２種類用意し、受信したデジタ
ルデータ信号のＢＥＲの良否に応じてこれらの設定値の
一つを選択するスイッチを備えている。そのため、ＢＥ
Ｒが良好なときは設定値として小さい方の値を選択する
ことによりフレームの非同期検出時間を短縮することが
でき、再同期確立を素早く行うことができる。また、Ｂ
ＥＲが劣化したときは設定値として大きい方の値を選択
することによりフレーム同期保持を強化することができ
る。
【図１】 本発明の一つの実施の形態を示すブロック図
である。
である。
【図２】 受信したデジタルデータ信号の構成の一例を
示す説明図である。
示す説明図である。
【図３】 従来例を示す説明図である。
１…基準パルス発生回路、２…カウンタ、３、１３…Ｏ
Ｒ素子、４、１５…シフトレジスタ、５…ラッチ素子、
６…排他的論理和素子（ＥＸ−ＯＲ素子）、７、９、１
６…ＡＮＤ素子、８…一致カウンタ、１０、１０ａ…不
一致カウンタ、１１…フリップフロップ、１２…ＮＯＲ
素子、１４…ＮＯＴ素子、１７…ハンチィングパルス発
生回路、１８…スイッチ。
Ｒ素子、４、１５…シフトレジスタ、５…ラッチ素子、
６…排他的論理和素子（ＥＸ−ＯＲ素子）、７、９、１
６…ＡＮＤ素子、８…一致カウンタ、１０、１０ａ…不
一致カウンタ、１１…フリップフロップ、１２…ＮＯＲ
素子、１４…ＮＯＴ素子、１７…ハンチィングパルス発
生回路、１８…スイッチ。
Claims (2)
- 【請求項１】 Ｎビット毎に第１の論理と第２の論理と
が交互に現れるフレームパルスを有するデジタルデータ
信号の伝送におけるフレーム同期回路において、 供給されたクロック信号をＮ分周することによって生成
した基準パルスを出力する基準パルス発生回路と、 デジタルデータ信号とクロック信号とが供給されてデジ
タルデータ信号をクロック信号に同期してＮビットシフ
トするシフトレジスタと、 シフトレジスタの０番目の出力とＮ番目の出力とが互い
に異なる論理をとった回数を計数し、この計数した値が
所定の第１の設定値に達するとパルスを出力する一致カ
ウンタと、 シフトレジスタの０番目の出力とＮ番目の出力とが互い
に等しい論理をとった回数を計数し、この計数した値が
所定の第２の設定値または第３の設定値に達するとパル
スを出力する不一致カウンタと、 不一致カウンタにおいて第２の設定値または第３の設定
値による出力のいずれか一方を選択して出力するスイッ
チと、 一致カウンタの出力とスイッチの出力とに応じて第１の
論理または第２の論理のいずれか一方に保持された信号
を出力するフリップフロップと、 フリップフロップの出力に応じて基準パルスを１ビット
シフトさせるハンチィングパルスを出力するハンチィン
グパルス発生回路と、 シフトレジスタの１番目からＮ番目までの出力をラッチ
して並列に出力するラッチ素子とを備えていることを特
徴とするフレーム同期回路。 - 【請求項２】 請求項１において、 スイッチは、受信したデジタルデータ信号のビットエラ
ーレートに応じて第２の設定値または第３の設定値によ
って出力されるパルスのうちのいずれか一方を選択して
出力することを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068054A JP2814978B2 (ja) | 1996-03-25 | 1996-03-25 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068054A JP2814978B2 (ja) | 1996-03-25 | 1996-03-25 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261215A JPH09261215A (ja) | 1997-10-03 |
| JP2814978B2 true JP2814978B2 (ja) | 1998-10-27 |
Family
ID=13362692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8068054A Expired - Fee Related JP2814978B2 (ja) | 1996-03-25 | 1996-03-25 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349834A (ja) | 1999-06-07 | 2000-12-15 | Mitsubishi Electric Corp | 非同期式直列情報受信装置および非同期式直列情報送信装置 |
-
1996
- 1996-03-25 JP JP8068054A patent/JP2814978B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09261215A (ja) | 1997-10-03 |
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