JP2817742B2 - IC package for semiconductor device - Google Patents
IC package for semiconductor deviceInfo
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- JP2817742B2 JP2817742B2 JP2224296A JP22429690A JP2817742B2 JP 2817742 B2 JP2817742 B2 JP 2817742B2 JP 2224296 A JP2224296 A JP 2224296A JP 22429690 A JP22429690 A JP 22429690A JP 2817742 B2 JP2817742 B2 JP 2817742B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 高周波用の半導体装置用ICパッケージに関し、 終端抵抗接続用のインナーリードの充分なインピーダ
ンス整合を可能とすることを目的とし、 半導体素子を搭載する凹部が形成され、且つ該凹部の
周囲に多数のインナーリードが設けられた半導体装置用
ICパッケージにおいて、隣接するインナーリード間に溝
が設けられ、該溝のインナーリードに接する部分の壁は
傾斜して形成され、該傾斜部分にインナーリードが張り
出して形成されているように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding an IC package for a high frequency semiconductor device, a concave portion for mounting a semiconductor element is formed for the purpose of enabling sufficient impedance matching of an inner lead for connecting a terminating resistor. For a semiconductor device provided with a large number of inner leads around the concave portion
In the IC package, a groove is provided between adjacent inner leads, and a wall of a portion of the groove that contacts the inner lead is formed to be inclined, and the inner lead is formed to protrude from the inclined portion.
本発明は高周波用の半導体装置用ICパッケージに関す
る。The present invention relates to an IC package for a high frequency semiconductor device.
従来、高周波を用いるECLロジック、ECLゲートアレイ
では、信号の反射による誤動作を防ぐため、インピーダ
ンス整合を行なう必要があり、このため終端抵抗(一般
に50Ω)をつけている。この終端抵抗をつけるために
は、ECLロジックでは第4図(b)に示すようにICパッ
ケージ1内の2本のインナリード端部を接続した折り返
しパターン2aとし、該2本のインナリードの内の1本は
信号線として使用し、他の1本は半導体パッケージが実
装されている基板上で終端抵抗(図示せず)を介してア
ース等に接続されている。該インナーリード折り返しパ
ターン2aは他のインナーリード2と同様にチップ3の端
子電極4にボンディングワイヤ5で接続している。また
ECLゲートアレーではインナーリードの折り返しパター
ン部が品種別で異なる位置にあるため、個々にパッケー
ジを用意することは経済上、管理上不利である。このた
め第4図(c)に示すようにパッケージは共通化してお
き、折り返しパターンに相当する部分のインナーリード
2b,2cはボンディングワイヤ6で接続する方法をとって
いる。Conventionally, in an ECL logic and an ECL gate array using a high frequency, it is necessary to perform impedance matching in order to prevent malfunction due to signal reflection, and thus a terminating resistor (generally 50Ω) is provided. In order to attach this terminating resistor, in the ECL logic, as shown in FIG. 4 (b), a folded pattern 2a is formed by connecting two inner lead ends in the IC package 1, and the inner lead Is used as a signal line, and the other is connected to a ground or the like via a terminating resistor (not shown) on a substrate on which the semiconductor package is mounted. The inner lead folded pattern 2a is connected to the terminal electrode 4 of the chip 3 by a bonding wire 5 like the other inner leads 2. Also
In the ECL gate array, since the folded pattern portion of the inner lead is located at a different position depending on the type, preparing individual packages is disadvantageous in terms of economy and management. For this reason, as shown in FIG. 4 (c), the package is shared and the inner lead corresponding to the folded pattern is formed.
2b and 2c are connected by a bonding wire 6.
上記従来のインピーダンス整合を行なう場合におい
て、第4図(b)に示した方法では、折り返しパターン
とするインナーリード2bと2cとの接続をボンディングワ
イヤで行なっているためインピーダンスが大きくなり、
インピーダンス整合が不充分であるという問題があっ
た。In the case of performing the above-described conventional impedance matching, in the method shown in FIG. 4 (b), the connection between the inner leads 2b and 2c, which is a folded pattern, is performed by a bonding wire, so that the impedance becomes large.
There is a problem that impedance matching is insufficient.
本発明は上記従来の問題点に鑑み、終端抵抗接続用の
インナーリードの充分なインピーダンス整合を可能とし
たICパッケージを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above-described conventional problems, and has as its object to provide an IC package that allows sufficient impedance matching of an inner lead for connecting a terminating resistor.
上記目的を達成するために本発明の半導体装置用ICパ
ッケージでは、半導体素子を搭載する凹部1aが形成さ
れ、且つ該凹部の周囲に多数のインナーリード2が設け
られた半導体装置用ICパッケージにおいて、隣接するイ
ンナーリード2間に溝7が設けられ、該溝7のインナー
リードに接する部分の壁は傾斜して形成され、該傾斜部
分にインナーリード2が張り出して形成されていること
を特徴とする。また所要のインナーリード2b,2c間の前
記溝7をろう材8で埋め、該インナーリード2b,2c間を
電気的に接続したことを特徴とする。In order to achieve the above object, in a semiconductor device IC package according to the present invention, a concave portion 1a for mounting a semiconductor element is formed, and a large number of inner leads 2 are provided around the concave portion. A groove 7 is provided between adjacent inner leads 2, and a wall of a portion of the groove 7 that is in contact with the inner lead is formed so as to be inclined, and the inner lead 2 is formed to protrude from the inclined portion. . The groove 7 between the required inner leads 2b, 2c is filled with a brazing material 8, and the inner leads 2b, 2c are electrically connected.
隣接するインナーリード2b,2c間に設けた溝7をろう
材8で埋めることにより、ボンディングワイヤよりイン
ピーダンスの小さい電気的接続ができ、これにより充分
なインピーダンス整合ができる。By filling the groove 7 provided between the adjacent inner leads 2b and 2c with the brazing material 8, an electrical connection having an impedance smaller than that of the bonding wire can be performed, thereby achieving a sufficient impedance matching.
第1図は本発明の実施例を示す図であり、(a)は断
面図、(b)はa図のZ矢視図、(c)はb図のc−c
線における拡大断面図、(d)はb図のd−d線におけ
る拡大断面図である。1A and 1B are diagrams showing an embodiment of the present invention, in which FIG. 1A is a cross-sectional view, FIG. 1B is a view as viewed in the direction of the arrow Z in FIG.
FIG. 3D is an enlarged sectional view taken along line dd of FIG.
同図において、1はセラミック又はプラスチックの半
導体装置用ICパッケージであり、該パッケージ1には
(a)図に示すように半導体素子を搭載する凹部1aが形
成されている。またその周囲に多数のインナーリード2
が設けられている。そして(b)〜(d)図に示すよう
に隣接するインナーリード2間には、該インナーリード
の先端近傍に側壁が傾斜した溝7が形成されている。こ
の溝7のインナーリード2に接する部分の斜面には、
(b)図及び(d)図に示すようにインナーリード2の
両側が張り出して形成されている。In FIG. 1, reference numeral 1 denotes a ceramic or plastic IC package for a semiconductor device, and a concave portion 1a for mounting a semiconductor element is formed in the package 1 as shown in FIG. In addition, many inner leads 2
Is provided. As shown in FIGS. 2B to 2D, a groove 7 having an inclined side wall is formed between the adjacent inner leads 2 near the tip of the inner lead. On the slope of the portion of the groove 7 that contacts the inner lead 2,
Both sides of the inner lead 2 are formed so as to protrude as shown in FIGS.
このように形成された本実施例は第2図(a),
(b)に示すように、所要のインナーリード2b,2c間をA
u/Sn合金等のろう材8で埋め、該インナーリード2b,2c
間を電気的に接続し折り返しパターンのインナーリード
を有するパッケージを構成することができる。The embodiment thus formed is shown in FIG.
As shown in (b), the required distance between the inner leads 2b and 2c is A
The inner leads 2b and 2c are filled with a brazing material 8 such as a u / Sn alloy.
A package having an inner lead in a folded pattern by electrically connecting the spaces can be formed.
このように所要のインナーリード間をろう材で埋める
ことにより、折り返しパターン位置が品種別に異なる半
導体装置に対応することができる。By filling the required inner leads with the brazing material as described above, it is possible to cope with a semiconductor device in which the folded pattern position differs depending on the type.
第3図は上記の折り返しパターンを形成したパッケー
ジを用いた半導体装置を示す図である。FIG. 3 is a view showing a semiconductor device using a package in which the above-mentioned folded pattern is formed.
同図において、1はパッケージであり、終端抵抗を接
続する所要のインナーリード2b,2c間は予め溝7をろう
材8で埋めて電気的に接続されている。そして該パッケ
ージ1に半導体素子3を搭載後、前記インナーリード2
b,2cは他のインナーリード2と同様にボンディングワイ
ヤ5により半導体素子3の端子電極4に接続される。In FIG. 1, reference numeral 1 denotes a package, and a groove 7 is filled in advance with a brazing material 8 and electrically connected between required inner leads 2b and 2c for connecting a terminating resistor. After the semiconductor element 3 is mounted on the package 1, the inner leads 2
b and 2c are connected to the terminal electrodes 4 of the semiconductor element 3 by the bonding wires 5 like the other inner leads 2.
このように構成された半導体装置は、終端抵抗を接続
するインナーリード2b,2c間がろう材8で接続されてい
るため、従来のボンディングワイヤで接続された場合に
比しインピーダンス値は小さくなる。従ってインピーダ
ンス整合を充分に行なうことができる。In the semiconductor device configured as described above, since the inner leads 2b and 2c for connecting the terminating resistors are connected by the brazing material 8, the impedance value is smaller than that in the case of the connection using the conventional bonding wire. Therefore, impedance matching can be sufficiently performed.
以上説明した様に、本発明によればインナーリード間
に溝を設け、所要のインナーリード間の溝をAu/Su等の
ろう材で埋めることにより該インナーリード間のインピ
ーダンス整合させて、高周波用ICパッケージとして使用
でき、且つ終端抵抗接続位置が異なる複数の品種に適応
することが可能となる。As described above, according to the present invention, a groove is provided between the inner leads, and a necessary groove between the inner leads is filled with a brazing material such as Au / Su so that the impedance between the inner leads is impedance-matched. It can be used as an IC package, and can be applied to a plurality of products having different termination resistor connection positions.
第1図は本発明の実施例を示す図、 第2図は本発明の実施例の使用方法を説明するための
図、 第3図は本発明の実施例の半導体装置用ICパッケージを
用いた半導体装置の要部を示す図、 第4図は従来の半導体装置を示す図である。 図において、 1はパッケージ、 2,2b,2cはインナーリード、 3は半導体素子、 4は端子電極、 5はボンディングワイヤ、 7は溝、 8はろう材、 を示す。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram for explaining a method of using the embodiment of the present invention, and FIG. 3 is a diagram showing an IC package for a semiconductor device according to an embodiment of the present invention. FIG. 4 is a diagram showing a main part of a semiconductor device, and FIG. 4 is a diagram showing a conventional semiconductor device. In the figure, 1 is a package, 2, 2b, 2c are inner leads, 3 is a semiconductor element, 4 is a terminal electrode, 5 is a bonding wire, 7 is a groove, and 8 is a brazing material.
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 23/12 H01L 23/50Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 23/12 H01L 23/50
Claims (2)
れ、且つ該凹部の周囲に多数のインナーリード(2)が
設けられた半導体装置用ICパッケージにおいて、 隣接するインナーリード(2)間に溝(7)が設けら
れ、該溝(7)のインナーリード(2)に接する部分の
壁は傾斜して形成され、該傾斜部分にインナーリード
(2)が張り出して形成されていることを特徴とする半
導体装置用パッケージ。An IC package for a semiconductor device in which a recess (1a) for mounting a semiconductor element is formed and a plurality of inner leads (2) are provided around the recess, between adjacent inner leads (2). A groove (7) is provided, and a wall of a portion of the groove (7) in contact with the inner lead (2) is formed to be inclined, and the inner lead (2) is formed to protrude from the inclined portion. Characteristic package for semiconductor devices.
において、所要のインナーリード(2b,2c)間の前記溝
(7)をろう材(8)で埋め、該インナーリード(2b,2
c)間を電気的に接続したことを特徴とする半導体装置
用ICパッケージ。2. The semiconductor device IC package according to claim 1, wherein said groove (7) between required inner leads (2b, 2c) is filled with a brazing material (8).
c) An IC package for a semiconductor device, wherein the IC packages are electrically connected to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224296A JP2817742B2 (en) | 1990-08-28 | 1990-08-28 | IC package for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224296A JP2817742B2 (en) | 1990-08-28 | 1990-08-28 | IC package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107849A JPH04107849A (en) | 1992-04-09 |
| JP2817742B2 true JP2817742B2 (en) | 1998-10-30 |
Family
ID=16811551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224296A Expired - Lifetime JP2817742B2 (en) | 1990-08-28 | 1990-08-28 | IC package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817742B2 (en) |
-
1990
- 1990-08-28 JP JP2224296A patent/JP2817742B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107849A (en) | 1992-04-09 |
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