JP2829043B2 - 転送ワード数決定方法及びその回路 - Google Patents
転送ワード数決定方法及びその回路Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 従来の転送ワード数決定回路（第７図） 発明が解決しようとする課題 課題を解決するための手段 本発明の原理説明図（第１図） 作用 実施例 第１の発明の一実施例（第３図） 第２の発明の一実施例（第４図） 発明の効果 〔概 要〕 先頭バイトアドレス及び転送バイト数内の、そのビッ
ト構成から決まる数の転送ビットの各々、及び転送バイ
ト数内のワード数表示値を転送ワード数のセットに用い
る転送ワード数決定方法及びその回路に関し、 転送ワード数出力制御表示値、及びワード数表示値を用
いて回路素子数の削減の下での信号伝播遅延時間の短縮
化等を目的とし、 転送されるバイト数を有するコマンドワードに続い
て、または該コマンドワードと同時に転送されるデータ
の先頭バイトアドレスを有するアドレスワードを転送し
た後に、データのための所要数のワードを転送するデー
タ転送系において、受信したバイト数に含まれているワ
ード数表示値、該ワード数表示値＋１及び前記ワード数
表示値＋２を出力し、前記受信したバイト数及び先頭バ
イトアドレスに含まれている転送ワード数出力制御表示
値に応答して前記ワード数表示値、該ワード数表示値＋
１及び前記ワード数表示値＋２の内のいづれか１つを選
択する信号を出力し、該出力された信号で前記３つの値
の内の１つを選択し、選択された値を前記データ転送系
を介して受信されるワード数とするようにして構成し
た。
ト構成から決まる数の転送ビットの各々、及び転送バイ
ト数内のワード数表示値を転送ワード数のセットに用い
る転送ワード数決定方法及びその回路に関し、 転送ワード数出力制御表示値、及びワード数表示値を用
いて回路素子数の削減の下での信号伝播遅延時間の短縮
化等を目的とし、 転送されるバイト数を有するコマンドワードに続い
て、または該コマンドワードと同時に転送されるデータ
の先頭バイトアドレスを有するアドレスワードを転送し
た後に、データのための所要数のワードを転送するデー
タ転送系において、受信したバイト数に含まれているワ
ード数表示値、該ワード数表示値＋１及び前記ワード数
表示値＋２を出力し、前記受信したバイト数及び先頭バ
イトアドレスに含まれている転送ワード数出力制御表示
値に応答して前記ワード数表示値、該ワード数表示値＋
１及び前記ワード数表示値＋２の内のいづれか１つを選
択する信号を出力し、該出力された信号で前記３つの値
の内の１つを選択し、選択された値を前記データ転送系
を介して受信されるワード数とするようにして構成し
た。
本発明は、転送バイト数及び先頭バイドアドレス内の
転送ワード数出力制御判定値、及び転送バイト数内のワ
ード数表示値を転送ワード数のセットに用いる転送ワー
ド数決定方法及びその回路に関する。
転送ワード数出力制御判定値、及び転送バイト数内のワ
ード数表示値を転送ワード数のセットに用いる転送ワー
ド数決定方法及びその回路に関する。
情報処理装置には、その同期データバスに複数のイン
タフェースモジュールが接続され、そのインタフェース
モジュールと中央処理装置との間で前記同期データバス
を介して複数種のデータを授受するようにしている。こ
れは、信号線数の削減のためである。或るサイクルにお
いては或るモジュールのためのデータの授受に前記同期
データバスが用いられ、他のサイクルにおいては前記同
期データバスは他のモジュールのためのデータの授受に
用いられる。これにより、前記同期データバスのスルー
プットの向上が図れる。
タフェースモジュールが接続され、そのインタフェース
モジュールと中央処理装置との間で前記同期データバス
を介して複数種のデータを授受するようにしている。こ
れは、信号線数の削減のためである。或るサイクルにお
いては或るモジュールのためのデータの授受に前記同期
データバスが用いられ、他のサイクルにおいては前記同
期データバスは他のモジュールのためのデータの授受に
用いられる。これにより、前記同期データバスのスルー
プットの向上が図れる。
そのようなデータ転送において、受信バスインタフェ
ースモジュールで受信データの終了を知ることが必要に
なる。
ースモジュールで受信データの終了を知ることが必要に
なる。
この受信データの終了を知るために、データ転送開始
時に先ず、「先頭表示」をし（第５図の（１）のST参
照）、同時にデータバイト数情報“BCT"を含むコマンド
ワードを転送し、続いて先頭バイトアドレスのためのア
ドレスワード（第５図の（２）参照）の転送を行なう。
そして所要数のデータのためのデータワード（第５図の
（３），（４）、（５）参照）を順次に転送している。
データが、常にデータワードの最初のバイト挿入位置か
らデータバイトが入っているならば、受信データの転送
終了クロックサイクルを前記データバイト数情報から簡
単に決定することが出来るが、データが、データワード
の最初のバイト挿入位置からデータバイトが入っていな
い場合には（第６図参照）、前記先頭バイトアドレス及
びデータバイト数情報から簡単には受信データの転送終
了クロックサイクルの決定は出来ない。そこで、データ
が、データワードの最初のバイト挿入位置からデータバ
イトが入っていない場合でも前記先頭バイトアドレス及
びデータバイト数情報を用いて受信データの転送終了ク
ロックサイクルの決定を出来るようにした転送バイト数
決定回路が用いられている。
時に先ず、「先頭表示」をし（第５図の（１）のST参
照）、同時にデータバイト数情報“BCT"を含むコマンド
ワードを転送し、続いて先頭バイトアドレスのためのア
ドレスワード（第５図の（２）参照）の転送を行なう。
そして所要数のデータのためのデータワード（第５図の
（３），（４）、（５）参照）を順次に転送している。
データが、常にデータワードの最初のバイト挿入位置か
らデータバイトが入っているならば、受信データの転送
終了クロックサイクルを前記データバイト数情報から簡
単に決定することが出来るが、データが、データワード
の最初のバイト挿入位置からデータバイトが入っていな
い場合には（第６図参照）、前記先頭バイトアドレス及
びデータバイト数情報から簡単には受信データの転送終
了クロックサイクルの決定は出来ない。そこで、データ
が、データワードの最初のバイト挿入位置からデータバ
イトが入っていない場合でも前記先頭バイトアドレス及
びデータバイト数情報を用いて受信データの転送終了ク
ロックサイクルの決定を出来るようにした転送バイト数
決定回路が用いられている。
その従来の転送バイト数決定回路は、第７図に示す構
成のものである。バイト数レジスタ２に前記同期データ
バスからのバイト数（ワード位置表示ビット及びバイト
位置表示ビット）がセットされ、アドレスレジスタ４に
前記同期データバスからのアドレス（ワード位置表示ビ
ット及びワード内バイト位置表示ビット）がセットされ
る。なお、バイト数レジスタ２及びアドレスレジスタ４
には、それぞれ８ビットのバイト数及び８ビットの先頭
バイトアドレスがセットされると仮定した例を示してい
る。又、ワードは４バイト構成としている。バイト数レ
ジスタ２及びアドレスレジスタ４からの各出力ビットが
そのビット桁位置を保存して加算回路20の被加算入力及
び加算入力へ入力される。又、加算回路20には、−１減
算入力がある。加算回路20からの出力値も又、アドレス
レジスタ４と同様、アドレスの内のワード位置表示ビッ
ト及びバイト位置表示ビットを表す。アドレスレジスタ
４のワード位置表示ビットからの加算回路20のワード位
置表示ビットの減算が減算回路22において行なわれる。
又、減算回路22には、＋１加算入力がある。減算回路22
の出力が転送ワード数（転送回数）レジスタ６にセット
され、その値が前記受信データの転送終了のクロックサ
イクルを知るのに用いられる。
成のものである。バイト数レジスタ２に前記同期データ
バスからのバイト数（ワード位置表示ビット及びバイト
位置表示ビット）がセットされ、アドレスレジスタ４に
前記同期データバスからのアドレス（ワード位置表示ビ
ット及びワード内バイト位置表示ビット）がセットされ
る。なお、バイト数レジスタ２及びアドレスレジスタ４
には、それぞれ８ビットのバイト数及び８ビットの先頭
バイトアドレスがセットされると仮定した例を示してい
る。又、ワードは４バイト構成としている。バイト数レ
ジスタ２及びアドレスレジスタ４からの各出力ビットが
そのビット桁位置を保存して加算回路20の被加算入力及
び加算入力へ入力される。又、加算回路20には、−１減
算入力がある。加算回路20からの出力値も又、アドレス
レジスタ４と同様、アドレスの内のワード位置表示ビッ
ト及びバイト位置表示ビットを表す。アドレスレジスタ
４のワード位置表示ビットからの加算回路20のワード位
置表示ビットの減算が減算回路22において行なわれる。
又、減算回路22には、＋１加算入力がある。減算回路22
の出力が転送ワード数（転送回数）レジスタ６にセット
され、その値が前記受信データの転送終了のクロックサ
イクルを知るのに用いられる。
上述の説明から明らかなように、その信号は加算回路
20及び減算回路22を経て順次に伝播して初めて、転送回
路が得られる回路形式となっているため、信号伝送播遅
延時間が大きくなる。これは、データ転送サイクル時間
に制限を与える原因となる。又、前記転送回数を得るた
めの回路量も多くなる。
20及び減算回路22を経て順次に伝播して初めて、転送回
路が得られる回路形式となっているため、信号伝送播遅
延時間が大きくなる。これは、データ転送サイクル時間
に制限を与える原因となる。又、前記転送回数を得るた
めの回路量も多くなる。
本発明は、斯かる問題点に鑑みて創作されたもので、
回路素子数の削減の下で信号伝播遅延時間を小さくする
ことの出来る転送ワード数決定方法及びその回路を提供
することをその目的とする。
回路素子数の削減の下で信号伝播遅延時間を小さくする
ことの出来る転送ワード数決定方法及びその回路を提供
することをその目的とする。
本発明は、第１図に示すように、先頭バイトアドレス
がワード内のいずれのバイト挿入位置を指す値に設定さ
れ、且つバイト数がどんな数に設定されていたとして
も、第１図の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に例示
するように転送ワード数は（BCT）＋（BCT）＋１、又は
（BCT）＋２のいずれかに決定し得ると言う知見に基づ
いて為されたものである。この第１図の（Ａ）、
（Ｂ）、（Ｃ）及び（Ｄ）に示す関係を表にまとめたの
が下表である。なお、説明を簡単にするため、以下の説
明では１ワードは４バイトで構成されるものとする。
がワード内のいずれのバイト挿入位置を指す値に設定さ
れ、且つバイト数がどんな数に設定されていたとして
も、第１図の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に例示
するように転送ワード数は（BCT）＋（BCT）＋１、又は
（BCT）＋２のいずれかに決定し得ると言う知見に基づ
いて為されたものである。この第１図の（Ａ）、
（Ｂ）、（Ｃ）及び（Ｄ）に示す関係を表にまとめたの
が下表である。なお、説明を簡単にするため、以下の説
明では１ワードは４バイトで構成されるものとする。
なお、（BCT）は、バイト数レジスタ内の下位２ビッ
トを除いた上位ビットで表される値（以下、ワード数表
示値と呼ぶ。）である。
トを除いた上位ビットで表される値（以下、ワード数表
示値と呼ぶ。）である。
第１の発明は、転送されるバイト数を有するワードに
続いて、転送されるデータの先頭バイトアドレスを有す
るワードを転送した後に、データのための所要数のワー
ドを転送するデータ転送系において、先づ、受信したバ
イト数に含まれているワード数表示値、該ワード数表示
値＋１及び前記ワード数表示値＋２を出力する。前記受
信したバイト数及び先頭バイトアドレスに含まれている
転送ワード数出力制御判定値に応答して前記ワード数表
示値、該ワード数表示値＋１及び前記ワード数表示値＋
２の内のいづれか１つを選択する信号を出力する。そし
て、該出力された信号で前記３つの値の内の１つを選択
し、選択された値を前記データ転送系を介して受信され
るワード数として用いるようにして成る。第２の発明
は、第２図（その１）に示すように、データワード受信
に先立って受信されるコマンドワードのバイト数をセッ
トするバイト数レジスタ２と、前記コマンドワードに続
いて受信されるアドレスワードのアドレスをセットする
アドレスレジスタ４と、前記両レジスタ２、４にセット
された値から求められる転送データワード数をセットす
る転送ワード数レジスタ６とを有するデータ転送系に設
けられる転送ワード数決定回路において、前記バイト数
レジスタ２及びアドレスレジスタ４にセットされたバイ
ト数及び先頭バイトアドレスに含まれている転送ワード
数出力制御判定値に応答して前記バイト数レジスタ２の
ワード数表示値の出力制御のための第１の転送ワード出
力制御信号及び前記ワード数表示値＋２の出力制御のた
めの第２の転送ワード出力制御信号を出力する判定回路
８と、前記バイト数レジスタ２のワード数表示値に１を
加算する第１の加算回路10と、前記バイト数レジスタ２
のワード数表示値に２を加算する第２の加算回路12と、
前記第１の転送ワード出力制御信号及び第２の転送ワー
ド出力制御信号に応答して前記ワード数表示値、前記ワ
ード数表示値＋１、又は前記ワード数表示値＋２の内の
いづれか１つを転送ワード数として前記転送ワード数レ
ジスタ６へ出力する選択回路14とを設けて構成される。
第３の発明は、第２図（その２）に示すように、データ
ワード受信に先立って受信されるコマンドワードのバイ
ト数をセットするバイト数レジスタ２と、前記コマンド
ワードに続いて受信されるアドレスワードのアドレスを
セットするアドレスレジスタ４と、前記両レジスタ２、
４にセットされた値から求められる転送データワード数
をセットする転送ワード数レジスタ６とを有するデータ
転送系に設けられる転送ワード数決定回路において、前
記バイト数レジスタ２及びアドレスレジスタ４にセット
されたバイト数及び先頭バイトアドレスに含まれている
転送ワード数出力制御判定値に応答して前記バイト数レ
ジスタ２のワード数表示値の出力制御のための第１の転
送ワード出力制御信号及び前記ワード数表示値＋２の出
力制御のための第２の転送ワード出力制御信号を出力す
る判定回路８と、被加算入力に前記ワード数表示値を受
ける１個の加算回路16と、前記判定回路８から出力され
る両転送ワード出力制御信号に応じて０、１、又は２を
前記加算回路16の加算入力に出力する選択回路18とを設
けて構成される。
続いて、転送されるデータの先頭バイトアドレスを有す
るワードを転送した後に、データのための所要数のワー
ドを転送するデータ転送系において、先づ、受信したバ
イト数に含まれているワード数表示値、該ワード数表示
値＋１及び前記ワード数表示値＋２を出力する。前記受
信したバイト数及び先頭バイトアドレスに含まれている
転送ワード数出力制御判定値に応答して前記ワード数表
示値、該ワード数表示値＋１及び前記ワード数表示値＋
２の内のいづれか１つを選択する信号を出力する。そし
て、該出力された信号で前記３つの値の内の１つを選択
し、選択された値を前記データ転送系を介して受信され
るワード数として用いるようにして成る。第２の発明
は、第２図（その１）に示すように、データワード受信
に先立って受信されるコマンドワードのバイト数をセッ
トするバイト数レジスタ２と、前記コマンドワードに続
いて受信されるアドレスワードのアドレスをセットする
アドレスレジスタ４と、前記両レジスタ２、４にセット
された値から求められる転送データワード数をセットす
る転送ワード数レジスタ６とを有するデータ転送系に設
けられる転送ワード数決定回路において、前記バイト数
レジスタ２及びアドレスレジスタ４にセットされたバイ
ト数及び先頭バイトアドレスに含まれている転送ワード
数出力制御判定値に応答して前記バイト数レジスタ２の
ワード数表示値の出力制御のための第１の転送ワード出
力制御信号及び前記ワード数表示値＋２の出力制御のた
めの第２の転送ワード出力制御信号を出力する判定回路
８と、前記バイト数レジスタ２のワード数表示値に１を
加算する第１の加算回路10と、前記バイト数レジスタ２
のワード数表示値に２を加算する第２の加算回路12と、
前記第１の転送ワード出力制御信号及び第２の転送ワー
ド出力制御信号に応答して前記ワード数表示値、前記ワ
ード数表示値＋１、又は前記ワード数表示値＋２の内の
いづれか１つを転送ワード数として前記転送ワード数レ
ジスタ６へ出力する選択回路14とを設けて構成される。
第３の発明は、第２図（その２）に示すように、データ
ワード受信に先立って受信されるコマンドワードのバイ
ト数をセットするバイト数レジスタ２と、前記コマンド
ワードに続いて受信されるアドレスワードのアドレスを
セットするアドレスレジスタ４と、前記両レジスタ２、
４にセットされた値から求められる転送データワード数
をセットする転送ワード数レジスタ６とを有するデータ
転送系に設けられる転送ワード数決定回路において、前
記バイト数レジスタ２及びアドレスレジスタ４にセット
されたバイト数及び先頭バイトアドレスに含まれている
転送ワード数出力制御判定値に応答して前記バイト数レ
ジスタ２のワード数表示値の出力制御のための第１の転
送ワード出力制御信号及び前記ワード数表示値＋２の出
力制御のための第２の転送ワード出力制御信号を出力す
る判定回路８と、被加算入力に前記ワード数表示値を受
ける１個の加算回路16と、前記判定回路８から出力され
る両転送ワード出力制御信号に応じて０、１、又は２を
前記加算回路16の加算入力に出力する選択回路18とを設
けて構成される。
データ転送系を介して受信されたバイト数はバイト数
レジスタ２にセットされ、先頭バイトアドレスはアドレ
スレジスタ４にセットされる。これら両レジスタ２、４
の転送ワード数出力制御判定値が判定回路８で用いられ
ててバイト数レジスタ２のワード数表示値の出力制御の
ための第１の転送ワード出力制御信号及び前記ワード数
表示値＋２の出力制御のための第２の転送ワード出力制
御信号が判定回路８から出力される。この判定回路８
は、本発明におけるワード数表示値、該ワード数表示値
＋１及び前記ワード数表示値＋２の内のいづれか１つを
選択する信号を出力する手段の１つを示している。
レジスタ２にセットされ、先頭バイトアドレスはアドレ
スレジスタ４にセットされる。これら両レジスタ２、４
の転送ワード数出力制御判定値が判定回路８で用いられ
ててバイト数レジスタ２のワード数表示値の出力制御の
ための第１の転送ワード出力制御信号及び前記ワード数
表示値＋２の出力制御のための第２の転送ワード出力制
御信号が判定回路８から出力される。この判定回路８
は、本発明におけるワード数表示値、該ワード数表示値
＋１及び前記ワード数表示値＋２の内のいづれか１つを
選択する信号を出力する手段の１つを示している。
これらの両転送ワード出力制御信号は、第２の発明に
おいては、バイト数レジスタ２のワード数表示値、加算
回路10のワード数表示値＋１、又は加算回路12のワード
数表示値＋２のいづれか１つを出力するのに選択回路14
で用いられる。又、第３の発明においては、加算回路16
の加算入力へ０、１、又は２を供給するのに選択回路16
で用いられる。
おいては、バイト数レジスタ２のワード数表示値、加算
回路10のワード数表示値＋１、又は加算回路12のワード
数表示値＋２のいづれか１つを出力するのに選択回路14
で用いられる。又、第３の発明においては、加算回路16
の加算入力へ０、１、又は２を供給するのに選択回路16
で用いられる。
このようにして、選択された値が転送ワード数として
転送ワード数レジスタ６にセットされ、転送終了のクロ
ックサイクルを知るのに用いられる。
転送ワード数レジスタ６にセットされ、転送終了のクロ
ックサイクルを知るのに用いられる。
第３図は第１の発明の一実施例を示す。この図におい
て、バイト数レジスタ２及びアドレスレジスタ４は、第
７図で説明したものと同じである。判定回路８はアドレ
スレジスタ４のバイト数表示ビット出力及びバイト数レ
ジスタ２のバイト数表示ビット出力を受けて転送ワード
数出力制御信号（以下転送回数ゲート信号という。）0W
及び2Wを出力する。転送回数ゲート信号0Wはアドレスレ
ジスタ４のバイト数表示バイト出力及びバイト数レジス
タ２のバイト数表示ビット出力を受けるナンド回路30か
ら出力される。転送回数ゲート信号2Wはアンド回路32か
ら出力される。アンド回路32は、アドレスレジスタ４の
バイト数表示ビット出力ａ及びバイト数レジスタ２のバ
イト数表示ビット出力ｃのオア回路34の出力、アドレス
レジスタ４のバイト数表示ビット出力ｂ及びバイト数レ
ジスタ２のバイト数表示ビット出力ｄを受ける。ここ
で、各レジスタ2,4の下位２ビットが用いられ、それぞ
れのレジスタ2,4において、a,cがその下位ビットで、b,
dがその上位ビットである。加算回路10及び加算回路12
は、その被加算入力Ａにバイト数レジスタ２のワード数
表示ビット出力を受ける一方、加算回路10の加算入力Ｂ
には１の値が入力され、又加算回路12の加算入力Ｂには
２の値が入力される。アンドゲート36、アンドゲート3
8、アンドゲート40は、それぞれアンドゲートで、その
被ゲート入力にはバイト数レジスタ２のワード数表示ビ
ット出力、加算回路10の出力、加算回路12の出力が、そ
れぞれ入力される。アンドゲート36のゲート制御入力に
は前記転送回数ゲート信号0Wが供給され、アンドゲート
38のゲート制御入力（反転アンド入力）には前記転送回
数ゲート信号0W及び前記転送回数ゲート信号2Wが供給さ
れ、そしてアンドゲート40のゲート制御入力には前記転
送回数ゲート信号2Wが供給される。アンドゲート36、ア
ンドゲート38及びアンドゲート40の出力はオア回路42を
経て転送ワード数（転送回数）レジスタ６へ入力され
る。アンドゲート36、アンドゲート38及びアンドゲート
40並びにオア回路42が第２図の選択回路14に対応する。
て、バイト数レジスタ２及びアドレスレジスタ４は、第
７図で説明したものと同じである。判定回路８はアドレ
スレジスタ４のバイト数表示ビット出力及びバイト数レ
ジスタ２のバイト数表示ビット出力を受けて転送ワード
数出力制御信号（以下転送回数ゲート信号という。）0W
及び2Wを出力する。転送回数ゲート信号0Wはアドレスレ
ジスタ４のバイト数表示バイト出力及びバイト数レジス
タ２のバイト数表示ビット出力を受けるナンド回路30か
ら出力される。転送回数ゲート信号2Wはアンド回路32か
ら出力される。アンド回路32は、アドレスレジスタ４の
バイト数表示ビット出力ａ及びバイト数レジスタ２のバ
イト数表示ビット出力ｃのオア回路34の出力、アドレス
レジスタ４のバイト数表示ビット出力ｂ及びバイト数レ
ジスタ２のバイト数表示ビット出力ｄを受ける。ここ
で、各レジスタ2,4の下位２ビットが用いられ、それぞ
れのレジスタ2,4において、a,cがその下位ビットで、b,
dがその上位ビットである。加算回路10及び加算回路12
は、その被加算入力Ａにバイト数レジスタ２のワード数
表示ビット出力を受ける一方、加算回路10の加算入力Ｂ
には１の値が入力され、又加算回路12の加算入力Ｂには
２の値が入力される。アンドゲート36、アンドゲート3
8、アンドゲート40は、それぞれアンドゲートで、その
被ゲート入力にはバイト数レジスタ２のワード数表示ビ
ット出力、加算回路10の出力、加算回路12の出力が、そ
れぞれ入力される。アンドゲート36のゲート制御入力に
は前記転送回数ゲート信号0Wが供給され、アンドゲート
38のゲート制御入力（反転アンド入力）には前記転送回
数ゲート信号0W及び前記転送回数ゲート信号2Wが供給さ
れ、そしてアンドゲート40のゲート制御入力には前記転
送回数ゲート信号2Wが供給される。アンドゲート36、ア
ンドゲート38及びアンドゲート40の出力はオア回路42を
経て転送ワード数（転送回数）レジスタ６へ入力され
る。アンドゲート36、アンドゲート38及びアンドゲート
40並びにオア回路42が第２図の選択回路14に対応する。
この本発明回路の動作を以下に説明する。
先頭バイトアドレスがワード内のいずれのバイト挿入
位置を指す値に設定され、且つバイト数BCTがどんな数
に設定されていたとしても、上述本発明原理説明におい
て述べたところから明らかなように、バイト数レジスタ
２のワード数表示ビット、これに１を足した値、又は前
記バイト数レジスタ２のワード数表示ビットに２を足し
た値のいずれかがそのデータ転送における転送回数を表
している。それらの値内のバイト数レジスタ２のワード
数表示ビットに１を足した値、若しくは前記バイト数レ
ジスタ２のワード数表示ビットに２を足した値は、加算
回路10、又は加算回路12から出力される。そして、前記
いずれかの値であるかをゲートさせる転送回数ゲート信
号0W、2Wは、それぞれバイト数レジスタ２にコマンドワ
ード内のバイト数がセットされ、続いて受信されるアド
レスワード内の先頭バイトアドレスがセットされる度毎
（つまり、データ転送開始時）に判定回路８のナンド回
路30、アンド回路32から出力される。
位置を指す値に設定され、且つバイト数BCTがどんな数
に設定されていたとしても、上述本発明原理説明におい
て述べたところから明らかなように、バイト数レジスタ
２のワード数表示ビット、これに１を足した値、又は前
記バイト数レジスタ２のワード数表示ビットに２を足し
た値のいずれかがそのデータ転送における転送回数を表
している。それらの値内のバイト数レジスタ２のワード
数表示ビットに１を足した値、若しくは前記バイト数レ
ジスタ２のワード数表示ビットに２を足した値は、加算
回路10、又は加算回路12から出力される。そして、前記
いずれかの値であるかをゲートさせる転送回数ゲート信
号0W、2Wは、それぞれバイト数レジスタ２にコマンドワ
ード内のバイト数がセットされ、続いて受信されるアド
レスワード内の先頭バイトアドレスがセットされる度毎
（つまり、データ転送開始時）に判定回路８のナンド回
路30、アンド回路32から出力される。
従って、データ転送が開始されると、選択されるべき
３つの転送回数候補値がアンドゲート36、アンドゲート
38、アンドゲート40の各被ゲート入力へ供給されると共
に、転送回数ゲート信号0W、2Wが判定回路８から出力さ
れる。その転送回数ゲート信号0W、2Wに応じて決まるバ
イト数レジスタ２、加算回路10、又は加算回路12からの
前記各転送回数候補値がアンドゲート36、アンドゲート
38、又はアンドゲート40を介して出力され、オア回路42
を介して転送ワード数（転送回数）レジスタ６へセット
されてデータ転送終了のクロックサイクルの決定（受信
情報の終了）に用いられる。
３つの転送回数候補値がアンドゲート36、アンドゲート
38、アンドゲート40の各被ゲート入力へ供給されると共
に、転送回数ゲート信号0W、2Wが判定回路８から出力さ
れる。その転送回数ゲート信号0W、2Wに応じて決まるバ
イト数レジスタ２、加算回路10、又は加算回路12からの
前記各転送回数候補値がアンドゲート36、アンドゲート
38、又はアンドゲート40を介して出力され、オア回路42
を介して転送ワード数（転送回数）レジスタ６へセット
されてデータ転送終了のクロックサイクルの決定（受信
情報の終了）に用いられる。
前記転送回数のセットまで信号が伝播していかなけれ
ばならない回路数は少ないから、前記転送回数のセット
までに要する信号伝播遅延時間は短い。又、それらの回
路規模も小さい。
ばならない回路数は少ないから、前記転送回数のセット
までに要する信号伝播遅延時間は短い。又、それらの回
路規模も小さい。
第４図は本発明の他の実施例を示す。この実施例にお
いては、加算器を１個とし、その加算器16から第３図の
実施例におけるバイト数レジスタ２のワード数表示ビッ
ト、これに１を足した値、又は前記バイト数レジスタ２
のワード数表示ビットに２を足した値を出力させるよう
にしたものである。そのために、アンドゲート44、アン
ドゲート46及びアンドゲート48、並びにオア回路50を設
け、オア回路50の出力を加算器16の加算入力へ供給す
る。加算器16の被加算入力にはバイト数レジスタ２のワ
ード数表示ビットを供給する。又、アンドゲート44、ア
ンドゲート46及びアンドゲート48の被ゲート入力には、
それぞれ０（２進表示で0,0）、１（２進表示で0,1）、
２（２進表示で1,0）が入力される。アンドゲート44の
ゲート制御入力には転送回数ゲート信号0Wが、アンドゲ
ート46の反転ゲート制御入力には転送回数ゲート信号0W
及び2Wが、そしてアンドゲート48のゲート制御入力には
転送回数ゲート信号2Wが供給される。アンドゲート44、
アンドゲート46及びアンドゲート48、並びにオア回路50
が第２図（その２）の選択回路18に対応する。その他の
構成要素であって、第３図内の構成要素と同一の構成要
素には、第３図内の構成要素に付された参照番号と同一
の参照番号を付してその説明は省略する。
いては、加算器を１個とし、その加算器16から第３図の
実施例におけるバイト数レジスタ２のワード数表示ビッ
ト、これに１を足した値、又は前記バイト数レジスタ２
のワード数表示ビットに２を足した値を出力させるよう
にしたものである。そのために、アンドゲート44、アン
ドゲート46及びアンドゲート48、並びにオア回路50を設
け、オア回路50の出力を加算器16の加算入力へ供給す
る。加算器16の被加算入力にはバイト数レジスタ２のワ
ード数表示ビットを供給する。又、アンドゲート44、ア
ンドゲート46及びアンドゲート48の被ゲート入力には、
それぞれ０（２進表示で0,0）、１（２進表示で0,1）、
２（２進表示で1,0）が入力される。アンドゲート44の
ゲート制御入力には転送回数ゲート信号0Wが、アンドゲ
ート46の反転ゲート制御入力には転送回数ゲート信号0W
及び2Wが、そしてアンドゲート48のゲート制御入力には
転送回数ゲート信号2Wが供給される。アンドゲート44、
アンドゲート46及びアンドゲート48、並びにオア回路50
が第２図（その２）の選択回路18に対応する。その他の
構成要素であって、第３図内の構成要素と同一の構成要
素には、第３図内の構成要素に付された参照番号と同一
の参照番号を付してその説明は省略する。
この実施例における作用は、第３図に示す実施例と同
じであるが、第３図に示す実施例よりも回路量の削減が
図れる。
じであるが、第３図に示す実施例よりも回路量の削減が
図れる。
なお、前記実施例におけるバイト数レジスタ２のワー
ド数表示ビット、これに１を足した値、又は前記バイト
数レジスタ２のワード数表示ビットに２を足した値を選
択するための回路構成をセレクタで代替する構成の下で
本発明を実施してもよい。又、高速なCPUの下で転送回
数ゲート情報の発生、前記バイト数レジスタ２のワード
数表示ビット、これに１を足した値，又は前記バイト数
レジスタ２のワード数表示ビットに２を足した値の出
力、及び前記転送回数ゲート情報に基づく前記３つの値
の選択をソフトウェアで為し、その結果を転送ワード数
（転送回数）レジスタ６にセットするようにしてもよ
い。
ド数表示ビット、これに１を足した値、又は前記バイト
数レジスタ２のワード数表示ビットに２を足した値を選
択するための回路構成をセレクタで代替する構成の下で
本発明を実施してもよい。又、高速なCPUの下で転送回
数ゲート情報の発生、前記バイト数レジスタ２のワード
数表示ビット、これに１を足した値，又は前記バイト数
レジスタ２のワード数表示ビットに２を足した値の出
力、及び前記転送回数ゲート情報に基づく前記３つの値
の選択をソフトウェアで為し、その結果を転送ワード数
（転送回数）レジスタ６にセットするようにしてもよ
い。
以上の説明では、第５図のようにコマンドに続いて先
頭バイトアドレスが転送される場合の例であるが、それ
らが同時に転送される場合であっても本発明は同様に実
現される。又、４バイトを１ワードとして説明したが、
１ワードが８バイトでも、16バイト等であっても同様に
実現できる。
頭バイトアドレスが転送される場合の例であるが、それ
らが同時に転送される場合であっても本発明は同様に実
現される。又、４バイトを１ワードとして説明したが、
１ワードが８バイトでも、16バイト等であっても同様に
実現できる。
以上述べたところから明らかなように本発明によれ
ば、転送回数のセットまで信号が伝播していかなければ
ならない回路数が少ない構成となっているから、前記転
送回数のセットまでに要する信号伝播遅延時間は短く、
又、それらの回路規模は小さい。
ば、転送回数のセットまで信号が伝播していかなければ
ならない回路数が少ない構成となっているから、前記転
送回数のセットまでに要する信号伝播遅延時間は短く、
又、それらの回路規模は小さい。
第１図は本発明の原理説明図、 第２図は本発明の原理ブロック図、 第３図は第１の発明の一実施例を示す図、 第４図は第２の発明の実施例を示す図、 第５図は転送される各ワードのフオーマットを示す図、 第６図はミスアライメントでのデータ転送例を示す図、 第７図は従来の転送ワード数決定回路を示す図である。 第２図、第３図及び第４図において、 ２はバイト数レジスタ、 ４はアドレシレジスタ、 ６は転送ワード数レジスタ、 ８は判定回路、 10,12,16は加算回路、 14,18は選択回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡崎 眞 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岡田 勝行 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/12
Claims (3)
- 【請求項１】転送されるバイト数を有するコマンドワー
ドに続いて、または該コマンドワードと同時に、転送さ
れるデータの先頭バイトアドレスを有するアドレスワー
ドを転送した後に、データのための所要数のワードを転
送するデータ転送系において、 受信したバイト数に含まれているワード数表示値、該ワ
ード数表示値＋１及び前記ワード数表示値＋２を出力
し、 前記受信したバイト数及び先頭バイトアドレスに含まれ
ている転送ワード数出力制御判定値に応じて前記ワード
数表示値、該ワード数表示値＋１及び前記ワード数表示
値＋２の内のいづれか１つを選択する信号を出力し、 該出力された信号で前記３つの値の内の１つを選択し、 選択された値を前記データ転送系を介して受信されるワ
ード数とすることを特徴とする転送ワード数決定方法。 - 【請求項２】データワード受信に先立って受信されるコ
マンドワード内のバイト数をセットするバイト数レジス
タ（２）と、前記コマンドワードに続いて、または該コ
マンドワードと同時に受信されるアドレスワードのアド
レスをセットするアドレスレジスタ（４）と、前記両レ
ジスタ（２、４）にセットされた値から求められる転送
データワード数をセットする転送ワード数レジスタ
（６）とを有するデータ転送系に設けられる転送ワード
数決定回路において、 前記バイト数レジスタ（２）及びアドレスレジスタ
（４）にセットされたバイト数及び先頭バイトアドレス
に含まれている転送ワード数出力制御判定値に応答して
前記バイト数レジスタ（２）のワード数表示値の出力制
御のための第１の転送ワード数出力制御信号及び前記ワ
ード数表示値＋２の出力制御のための第２の転送ワード
数出力制御信号を出力する判定回路（８）と、 前記バイト数レジスタ（２）のワード数表示値に１を加
算する第１の加算回路（10）と、 前記バイト数レジスタ（２）のワード数表示値に２を加
算する第２の加算回路（12）と、 前記第１の転送ワード出力制御信号及び第２の転送ワー
ド出力制御信号に応答して前記ワード数表示値、前記ワ
ード数表示値＋１、又は前記ワード数表示値＋２の内の
いづれか１つを転送ワード数として前記転送ワード数レ
ジスタ（６）へ出力する選択回路（14）とを設けたこと
を特徴とする転送ワード数決定回路。 - 【請求項３】データワード受信に先立って受信されるコ
マンドワードのバイト数をセットするバイト数レジスタ
（２）と、前記コマンドワードに続いて、または該コマ
ンドワードと同時に受信されるアドレスワードのアドレ
スをセットするアドレスレジスタ（４）と、前記両レジ
スタ（２、４）にセットされた値から求められる転送デ
ータワード数をセットする転送ワード数レジスタ（６）
とを有するデータ転送系に設けられる転送ワード数決定
回路において、 前記バイト数レジスタ（２）及びアドレスレジスタ
（４）にセットされたバイト数及び先頭バイトアドレス
に含まれている転送ワード数出力制御判定値に応答して
前記バイト数レジスタ（２）のワード数表示値の出力制
御のための第１の転送ワード出力制御信号及び前記ワー
ド数表示値＋２の出力制御のための第２の転送ワード出
力制御信号を出力する判定回路（８）と、 被加算入力に前記ワード数表示値を受け、加算結果を転
送ワードレジスタ（６）へ出力する１個の加算回路（1
6）と、 前記判定回路（８）から出力される両転送ワード出力制
御信号に応答して０、１、又は２を前記加算回路（16）
の加算入力に出力する選択回路（18）とを設けたことを
特徴とする転送ワード数決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206406A JP2829043B2 (ja) | 1989-08-09 | 1989-08-09 | 転送ワード数決定方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206406A JP2829043B2 (ja) | 1989-08-09 | 1989-08-09 | 転送ワード数決定方法及びその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0370238A JPH0370238A (ja) | 1991-03-26 |
| JP2829043B2 true JP2829043B2 (ja) | 1998-11-25 |
Family
ID=16522836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1206406A Expired - Lifetime JP2829043B2 (ja) | 1989-08-09 | 1989-08-09 | 転送ワード数決定方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829043B2 (ja) |
-
1989
- 1989-08-09 JP JP1206406A patent/JP2829043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370238A (ja) | 1991-03-26 |
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