JP2829180B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、無線通信機の局部発
振器等に用いられる周波数シンセサイザに関するもので
ある。
振器等に用いられる周波数シンセサイザに関するもので
ある。
【０００２】
【従来の技術】図２は例えば特開昭６３−２９６５２２
号公報に示された位相同期ループ（ＰＬＬ）を利用した
従来の周波数シンセサイザを示す構成図である。図にお
いて１は周波数ｆref の基準信号を出力するダイレクト
・ディジタル・シンセサイザ（以下、ＤＤＳと略称す
る）である。
号公報に示された位相同期ループ（ＰＬＬ）を利用した
従来の周波数シンセサイザを示す構成図である。図にお
いて１は周波数ｆref の基準信号を出力するダイレクト
・ディジタル・シンセサイザ（以下、ＤＤＳと略称す
る）である。
【０００３】このＤＤＳ１は、ワード長Ｌの周波数設定
データＫを発生するデータ入力回路２、周波数ｆc のク
ロック信号を発生する基準発振器３、データ入力回路２
からの周波数設定データＫを基準発振器３からのクロッ
ク信号に同期して積算し、その積算値をアドレス信号Ａ
Ｄとして出力するフェーズアキムレータ４、基準発振器
３からのクロック信号に同期し、フェーズアキムレータ
４からのアドレス信号ＡＤに従って記憶してある波形デ
ータＦＤを読み出す記憶装置５、読み出された波形デー
タＦＤを基準発振器３からクロック信号に同期してディ
ジタル−アナログ変換し、周波数ＦDDS の基準信号とし
て出力するＤ／Ａコンバータ６を有している。
データＫを発生するデータ入力回路２、周波数ｆc のク
ロック信号を発生する基準発振器３、データ入力回路２
からの周波数設定データＫを基準発振器３からのクロッ
ク信号に同期して積算し、その積算値をアドレス信号Ａ
Ｄとして出力するフェーズアキムレータ４、基準発振器
３からのクロック信号に同期し、フェーズアキムレータ
４からのアドレス信号ＡＤに従って記憶してある波形デ
ータＦＤを読み出す記憶装置５、読み出された波形デー
タＦＤを基準発振器３からクロック信号に同期してディ
ジタル−アナログ変換し、周波数ＦDDS の基準信号とし
て出力するＤ／Ａコンバータ６を有している。
【０００４】１ｃはＰＬＬとしての位相同期回路であ
り、その構成として８はＤＤＳ１からの周波数ｆref
（＝ｆDDS ）の基準信号と、後述する電圧制御発振器よ
り出力された周波数ｆOUT の出力信号を分周数ＮＦを有
する固定分周器１６で分周した周波数ｆo の分周信号と
の位相を比較し、その位相差に比例した位相比較誤差信
号ＳE を出力する位相比較器、９は位相比較誤差信号Ｓ
E の低域成分を取り出し周波数制御電圧Ｖfcとして出力
するループフィルタ、１０は周波数制御電圧Ｖfcに応じ
てその発振周波数を制御され、所定周波数のｆout の出
力信号を発生する電圧制御発振器である。
り、その構成として８はＤＤＳ１からの周波数ｆref
（＝ｆDDS ）の基準信号と、後述する電圧制御発振器よ
り出力された周波数ｆOUT の出力信号を分周数ＮＦを有
する固定分周器１６で分周した周波数ｆo の分周信号と
の位相を比較し、その位相差に比例した位相比較誤差信
号ＳE を出力する位相比較器、９は位相比較誤差信号Ｓ
E の低域成分を取り出し周波数制御電圧Ｖfcとして出力
するループフィルタ、１０は周波数制御電圧Ｖfcに応じ
てその発振周波数を制御され、所定周波数のｆout の出
力信号を発生する電圧制御発振器である。
【０００５】次に、動作を説明する。フェーズアキムレ
ータ４は、基準発振器３が発生するクロック信号の発振
周期１／ｆｃ毎にデータ入力回路２からの周波数設定デ
ータＫを積算し、その積算値をアドレス信号ＡＤとして
記憶装置５に出力する。
ータ４は、基準発振器３が発生するクロック信号の発振
周期１／ｆｃ毎にデータ入力回路２からの周波数設定デ
ータＫを積算し、その積算値をアドレス信号ＡＤとして
記憶装置５に出力する。
【０００６】記憶装置５には各アドレス毎に正弦波波形
を形成する波形データが記憶されてあり、フェーズアキ
ムレータ３からの各アドレス信号ＡＤよりこの記憶装置
５から所定の読出し周期で波形データを読み出すこと
で、その周期に応じた周波数の正弦波波形データＦＤが
読み出される。この波形データＦＤをＤ／Ａコンバータ
５にてディジタルアナログ変換することで、所定周波数
のアナログ正弦波波形が生成され、周波数ｆDDS （＝ｆ
ref ）の基準信号として取り出される。
を形成する波形データが記憶されてあり、フェーズアキ
ムレータ３からの各アドレス信号ＡＤよりこの記憶装置
５から所定の読出し周期で波形データを読み出すこと
で、その周期に応じた周波数の正弦波波形データＦＤが
読み出される。この波形データＦＤをＤ／Ａコンバータ
５にてディジタルアナログ変換することで、所定周波数
のアナログ正弦波波形が生成され、周波数ｆDDS （＝ｆ
ref ）の基準信号として取り出される。
【０００７】この周波数ｆref の基準信号を位相比較器
８の一方の入力側に供給し、位相比較器８の他方の入力
側に電圧制御比較器１０の出力信号を固定分周器１６で
分周した分周信号を入力し、両信号の位相を比較する。
８の一方の入力側に供給し、位相比較器８の他方の入力
側に電圧制御比較器１０の出力信号を固定分周器１６で
分周した分周信号を入力し、両信号の位相を比較する。
【０００８】位相比較器８は位相比較結果である位相比
較誤差信号ＳE をループフィルタ９に入力する。低域通
過のループフィルタ９は位相比較誤差信号ＳE の低域成
分を取り出し、周波数制御電圧Ｖfcとして電圧制御発振
器１０に加える。電圧制御発振器１０は、入力された周
波数制御電圧Ｖfc即ち誤差分に応じてその発振周波数を
変化させてその出力側に所定周波数ｆout の出力信号を
発生する。
較誤差信号ＳE をループフィルタ９に入力する。低域通
過のループフィルタ９は位相比較誤差信号ＳE の低域成
分を取り出し、周波数制御電圧Ｖfcとして電圧制御発振
器１０に加える。電圧制御発振器１０は、入力された周
波数制御電圧Ｖfc即ち誤差分に応じてその発振周波数を
変化させてその出力側に所定周波数ｆout の出力信号を
発生する。
【０００９】このとき位相周期回路Ｉc の発生する出力
信号の周波数ｆｏｕｔはＤＤＳ１の発生する基準信号周
波数ｆＤＤＳのＮＦ倍となり、その周波数はフェーズア
キムレータ４のレジスタ長Ｌのデータ入力回路２からの
周波数設定データＫよりｆＤＤＳ＝（ｆｃ・Ｋ）／２L
と決める事ができることから、通常のＰＬＬとは違いチ
ャンネル間隔にとらわれる事なく基準周波数ｆref を高
く設定する事ができる。そのためループの固有周波数ω
ｎを高く設定する事が可能となり、ループの動作を高速
にする事が可能となるので目標周波数に高速で同期する
事が可能となる。
信号の周波数ｆｏｕｔはＤＤＳ１の発生する基準信号周
波数ｆＤＤＳのＮＦ倍となり、その周波数はフェーズア
キムレータ４のレジスタ長Ｌのデータ入力回路２からの
周波数設定データＫよりｆＤＤＳ＝（ｆｃ・Ｋ）／２L
と決める事ができることから、通常のＰＬＬとは違いチ
ャンネル間隔にとらわれる事なく基準周波数ｆref を高
く設定する事ができる。そのためループの固有周波数ω
ｎを高く設定する事が可能となり、ループの動作を高速
にする事が可能となるので目標周波数に高速で同期する
事が可能となる。
【００１０】
【発明が解決しようとする課題】従来の周波数シンセサ
イザＰＬＬを高速で動作させるとＤＤＳの発生する周波
数を高くしなければならず、そのため高速なＤ／Ａコン
バータ等を利用しなければならないが、このようなＤ／
Ａコンバータは消費する電力が大きいため、ＤＤＳの消
費する電力が非常に大きくなってしまいシンセサイザ全
体としても消費電力が大きくなってしまうという問題点
があった。
イザＰＬＬを高速で動作させるとＤＤＳの発生する周波
数を高くしなければならず、そのため高速なＤ／Ａコン
バータ等を利用しなければならないが、このようなＤ／
Ａコンバータは消費する電力が大きいため、ＤＤＳの消
費する電力が非常に大きくなってしまいシンセサイザ全
体としても消費電力が大きくなってしまうという問題点
があった。
【００１１】この発明はこのような問題点を解決するた
めになされたもので、より小さな消費電力で動作させる
事が可能で、且つ高速で動作する周波数シンセサイザを
得ることを目的とする。
めになされたもので、より小さな消費電力で動作させる
事が可能で、且つ高速で動作する周波数シンセサイザを
得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る周波数シ
ンセサイザは記憶装置より所定の周期で呼び出された波
形データをアナログ変換し、第１の基準信号として出力
するＤ／Ａコンバータ，クロック信号を分周し第２の基
準信号として出力する分周器、及びこれ等第１或は第２
の基準信号を選択する選択装置を有する基準信号発生手
段と、制御電圧に応じた周波数の出力信号を発生する電
圧制御発振器、この電圧制御発振器からの信号を分周
し、分周信号を出力する可変分周器、この可変分周器か
らの分周信号と前記選択装置より出力された基準信号を
位相比較器へ出力制御するスイッチ部、及び前記位相比
較器より出力される位相比較誤差信号を平滑し前記制御
電圧として前記電圧制御発振器へ出力するループフィル
タを有する位相同期回路と、前記電圧制御発振器の出力
信号の周波数が目標周波数に同期したことを検出した時
に、前記スイッチ部を開放制御するとともに、前記選択
装置を切り換え前記第２の基準信号を選択出力し、その
後、前記スイッチ部を閉成制御する制御部とを備えたも
のである。
ンセサイザは記憶装置より所定の周期で呼び出された波
形データをアナログ変換し、第１の基準信号として出力
するＤ／Ａコンバータ，クロック信号を分周し第２の基
準信号として出力する分周器、及びこれ等第１或は第２
の基準信号を選択する選択装置を有する基準信号発生手
段と、制御電圧に応じた周波数の出力信号を発生する電
圧制御発振器、この電圧制御発振器からの信号を分周
し、分周信号を出力する可変分周器、この可変分周器か
らの分周信号と前記選択装置より出力された基準信号を
位相比較器へ出力制御するスイッチ部、及び前記位相比
較器より出力される位相比較誤差信号を平滑し前記制御
電圧として前記電圧制御発振器へ出力するループフィル
タを有する位相同期回路と、前記電圧制御発振器の出力
信号の周波数が目標周波数に同期したことを検出した時
に、前記スイッチ部を開放制御するとともに、前記選択
装置を切り換え前記第２の基準信号を選択出力し、その
後、前記スイッチ部を閉成制御する制御部とを備えたも
のである。
【００１３】
【作用】この発明においては、周波数切り換え時は可変
分周器の分周数を所定の分周数に設定し、且つＤ／Ａコ
ンバータよりは前記設定した分周数に見あった目的周波
数となる周波数の基準信号を発生させたことで周波数シ
ンセサイザは目的の周波数に高速で同期する。周波数切
り換え終了後、制御部によってスイッチ部を開放動作し
てＰＬＬを開ループとし、電圧制御発振器への制御電圧
はループフィルタの出力で保持することで電圧制御発振
器の出力信号の周波数を目標周波数に保持し、その間に
基準信号を分周器からの第２の基準信号に切り換え、位
相同期回路の可変分周器の分周数を前記第２の基準信号
の周波数に見あう分周数に設定し、Ｄ／Ａコンバータの
動作を停止させ、再びスイッチ部を閉成動作させて位相
同期回路を動作させることで、Ｄ／Ａコンバータは周波
数切り換え時のみ動作する。
分周器の分周数を所定の分周数に設定し、且つＤ／Ａコ
ンバータよりは前記設定した分周数に見あった目的周波
数となる周波数の基準信号を発生させたことで周波数シ
ンセサイザは目的の周波数に高速で同期する。周波数切
り換え終了後、制御部によってスイッチ部を開放動作し
てＰＬＬを開ループとし、電圧制御発振器への制御電圧
はループフィルタの出力で保持することで電圧制御発振
器の出力信号の周波数を目標周波数に保持し、その間に
基準信号を分周器からの第２の基準信号に切り換え、位
相同期回路の可変分周器の分周数を前記第２の基準信号
の周波数に見あう分周数に設定し、Ｄ／Ａコンバータの
動作を停止させ、再びスイッチ部を閉成動作させて位相
同期回路を動作させることで、Ｄ／Ａコンバータは周波
数切り換え時のみ動作する。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本実施例に係る周波数シンセサイザの構成
図である。図中、図２と同一符号は、同一又は相当部分
を示す。図において、１ａは本実施例に係る基準信号発
生手段としてのＤＤＳ、７はＤ／Ａコンバータ５より出
力され周波数ｆDDS の第１の基準信号、或は基準発振器
６からの周波数ｆc のクロック信号を発生する分周器で
分周し出力される周波数がｆf の第２の基準信号の一方
を選択して出力する選択装置、１２はクロック信号の周
波数ｆc を分周し、その分周信号を周波数ｆf の第２の
基準信号として出力する分周器である。
する。図１は本実施例に係る周波数シンセサイザの構成
図である。図中、図２と同一符号は、同一又は相当部分
を示す。図において、１ａは本実施例に係る基準信号発
生手段としてのＤＤＳ、７はＤ／Ａコンバータ５より出
力され周波数ｆDDS の第１の基準信号、或は基準発振器
６からの周波数ｆc のクロック信号を発生する分周器で
分周し出力される周波数がｆf の第２の基準信号の一方
を選択して出力する選択装置、１２はクロック信号の周
波数ｆc を分周し、その分周信号を周波数ｆf の第２の
基準信号として出力する分周器である。
【００１５】１ｂは本実施例に係るＰＬＬとしての位相
同期回路、１１は電圧制御発振器１０より出力される出
力信号の周波数ｆoutを分周して周波数ｆvの分周信号を
出力する可変分周器、１３は可変分周器１１をリセット
するリセット装置、１４は電圧制御発振器１０の出力信
号の周波数が目標周波数に達したとき、ＰＬＬを開ルー
プして位相比較器８への入力を遮断するスイッチ部、１
５は電圧制御発振器１０の出力信号の周波数ｆoutが目
標周波数ｆeに達したことを検出した時に、選択装置
７、スイッチ部１４を切り換え制御する制御部である。
同期回路、１１は電圧制御発振器１０より出力される出
力信号の周波数ｆoutを分周して周波数ｆvの分周信号を
出力する可変分周器、１３は可変分周器１１をリセット
するリセット装置、１４は電圧制御発振器１０の出力信
号の周波数が目標周波数に達したとき、ＰＬＬを開ルー
プして位相比較器８への入力を遮断するスイッチ部、１
５は電圧制御発振器１０の出力信号の周波数ｆoutが目
標周波数ｆeに達したことを検出した時に、選択装置
７、スイッチ部１４を切り換え制御する制御部である。
【００１６】次に動作について説明する。周波数切り換
え時には、選択装置７はＤ／Ａコンバータ５より出力さ
れる周波数ｆDDS の第１の基準信号を基準周波数ｆref
の真の基準信号としてスイッチ１４を介して位相比較器
８の一方の入力側に入力する。また、この位相比較器８
の他方の入力側には可変分周器１１より出力された周波
数ｆV の分周信号が入力され、これら信号間の位相比較
を行なうことで従来と同様にＤＤＳ１ａからの基準信号
に対する電圧制御発振器１０の出力信号の位相同期をと
り、電圧制御発振器１０の出力側に目標周波数ｆe に一
致した周波数ｆout を有する出力信号を発生する。
え時には、選択装置７はＤ／Ａコンバータ５より出力さ
れる周波数ｆDDS の第１の基準信号を基準周波数ｆref
の真の基準信号としてスイッチ１４を介して位相比較器
８の一方の入力側に入力する。また、この位相比較器８
の他方の入力側には可変分周器１１より出力された周波
数ｆV の分周信号が入力され、これら信号間の位相比較
を行なうことで従来と同様にＤＤＳ１ａからの基準信号
に対する電圧制御発振器１０の出力信号の位相同期をと
り、電圧制御発振器１０の出力側に目標周波数ｆe に一
致した周波数ｆout を有する出力信号を発生する。
【００１７】尚、本実施例において、従来の周波数シン
セサイザと同様に、ＤＤＳ１ａより周波数ｆDDS の第１
の基準信号を基準周波数ｆref の真の基準信号として取
り込むＤＤＳモードにおいても、目標周波数ｆe は第１
の基準信号の周波数ｆDDS によって設定され、次の式と
目標周波数ｆe から、周波数設定データＫが決められ
る。
セサイザと同様に、ＤＤＳ１ａより周波数ｆDDS の第１
の基準信号を基準周波数ｆref の真の基準信号として取
り込むＤＤＳモードにおいても、目標周波数ｆe は第１
の基準信号の周波数ｆDDS によって設定され、次の式と
目標周波数ｆe から、周波数設定データＫが決められ
る。
【００１８】 ｆe ＝ｆc ・ Ｎ ・ Ｋ ／ ２ L ・・・（１） ここで、ｆc ：クロック信号の周波数 Ｎ ：可変分周器１１で固定して設定された分周数 Ｋ ：周波数設定データ Ｌ ：周波数データのワード長
【００１９】また、ＤＤＳモードにより電圧制御発振器
１０の出力信号の周波数ｆout が目標周波数ｆe に同期
後、分周器１２からの周波数ｆf の第２の基準信号を基
準周波数ｆref の真の基準信号として取り込む分周器モ
ードにおける周波数の設定は、可変分周器１１の分周数
により行なわれ、目標周波数ｆe に対し分周数ＮV は次
の式から決まる。
１０の出力信号の周波数ｆout が目標周波数ｆe に同期
後、分周器１２からの周波数ｆf の第２の基準信号を基
準周波数ｆref の真の基準信号として取り込む分周器モ
ードにおける周波数の設定は、可変分周器１１の分周数
により行なわれ、目標周波数ｆe に対し分周数ＮV は次
の式から決まる。
【００２０】 ｆe ＝ｆf ・ ＮV ・・・（２） ここで、ｆf は分周器１２より出力される第２基準信号
の周波数、ＮV は可変分周器１１によって設定される分
周数である。また、前記（２）式よりシンセサイザのチ
ヤンネル間隔ｆd は、ｆd ＝ｆf となる。
の周波数、ＮV は可変分周器１１によって設定される分
周数である。また、前記（２）式よりシンセサイザのチ
ヤンネル間隔ｆd は、ｆd ＝ｆf となる。
【００２１】次に、上記各式を踏えて周波数切り換え終
了後の分周器モードの動作について説明する。制御部１
５は電圧制御発振器１０の出力信号を取り込み、その周
波数ｆout がＤＤＳモードにおける目標周波数ｆe にな
ったことを判定すると、先ずスイッチ部１４をオープン
状態にしてＰＬＬを開ループにする。
了後の分周器モードの動作について説明する。制御部１
５は電圧制御発振器１０の出力信号を取り込み、その周
波数ｆout がＤＤＳモードにおける目標周波数ｆe にな
ったことを判定すると、先ずスイッチ部１４をオープン
状態にしてＰＬＬを開ループにする。
【００２２】この結果、電圧制御発振器１０は、出力電
圧を保存しているループフィルタ９からの周波数制御電
圧Ｖfcを入力し、その発振周波数を目標周波数ｆe に保
持する。この目標周波数ｆe を保持している間に制御部
１５は選択装置７を切り換え分周器１２から出力されて
いる周波数ｆf の第２の基準信号を基準周波数ｆrefの
基準信号としてスイッチ部１４に加える。
圧を保存しているループフィルタ９からの周波数制御電
圧Ｖfcを入力し、その発振周波数を目標周波数ｆe に保
持する。この目標周波数ｆe を保持している間に制御部
１５は選択装置７を切り換え分周器１２から出力されて
いる周波数ｆf の第２の基準信号を基準周波数ｆrefの
基準信号としてスイッチ部１４に加える。
【００２３】更に、基準周波数ｆref を周波数ｆf に変
更した場合、（２）式より明らかなように、この周波数
ｆf に見あった目標周波数ｆe を得るために、可変分周
器１１の分周数をＮV になるように設定し、Ｄ／Ａコン
バータ５の動作を停止する。その後リセット装置１３は
可変分周器１１を、基準周波数ｆref のタイミングに合
わせてリセットして位相のリセットを行ない、次に制御
部１５にてスイッチ部１４を閉とし、再びＰＬＬを動作
させ、電圧制御発振器１０の出力信号の周波数ｆout を
基準周波数ｆref に同期させ、目標周波数ｆe を得る。
更した場合、（２）式より明らかなように、この周波数
ｆf に見あった目標周波数ｆe を得るために、可変分周
器１１の分周数をＮV になるように設定し、Ｄ／Ａコン
バータ５の動作を停止する。その後リセット装置１３は
可変分周器１１を、基準周波数ｆref のタイミングに合
わせてリセットして位相のリセットを行ない、次に制御
部１５にてスイッチ部１４を閉とし、再びＰＬＬを動作
させ、電圧制御発振器１０の出力信号の周波数ｆout を
基準周波数ｆref に同期させ、目標周波数ｆe を得る。
【００２４】
【発明の効果】以上のように、この発明によれば記憶装
置より所定の周期で呼び出された波形データをアナログ
変換し、第１の基準信号として出力するＤ／Ａコンバー
タ，クロック信号を分周し第２の基準信号として出力す
る分周器、及びこれ等第１式は第２の基準信号を選択す
る選択装置を有する基準信号発生手段と、制御電圧に応
じた周波数の出力信号を発生する電圧制御発振器、この
電圧制御発振器からの信号を分周し、分周信号を出力す
る可変分周器、この可変分周器からの分周信号と前記選
択装置より出力された基準信号を位相比較器へ出力制御
するスイッチ部、及び前記位相比較器より出力される位
相比較誤差信号を平滑し前記制御電圧として前記電圧制
御発振器へ出力するループフィルタを有する位相同期回
路と、前記電圧制御発振器の出力信号の周波数が目標周
波数に同期したことを検出した時に、前記スイッチ部を
開放制御するとともに、前記選択装置を切り換え前記第
２の基準信号を選択出力し、その後、前記スイッチ部を
閉成制御する制御部とを備えて構成したので、周波数切
り換え時のみＤ／Ａコンバータを使用する為、より小さ
な電力で動作させる事が可能でかつ高速で動作する周波
数シンセサイザを得る事ができるという効果を奏する。
置より所定の周期で呼び出された波形データをアナログ
変換し、第１の基準信号として出力するＤ／Ａコンバー
タ，クロック信号を分周し第２の基準信号として出力す
る分周器、及びこれ等第１式は第２の基準信号を選択す
る選択装置を有する基準信号発生手段と、制御電圧に応
じた周波数の出力信号を発生する電圧制御発振器、この
電圧制御発振器からの信号を分周し、分周信号を出力す
る可変分周器、この可変分周器からの分周信号と前記選
択装置より出力された基準信号を位相比較器へ出力制御
するスイッチ部、及び前記位相比較器より出力される位
相比較誤差信号を平滑し前記制御電圧として前記電圧制
御発振器へ出力するループフィルタを有する位相同期回
路と、前記電圧制御発振器の出力信号の周波数が目標周
波数に同期したことを検出した時に、前記スイッチ部を
開放制御するとともに、前記選択装置を切り換え前記第
２の基準信号を選択出力し、その後、前記スイッチ部を
閉成制御する制御部とを備えて構成したので、周波数切
り換え時のみＤ／Ａコンバータを使用する為、より小さ
な電力で動作させる事が可能でかつ高速で動作する周波
数シンセサイザを得る事ができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の周波数シンセサイザの一実施例を示
す構成図である。
す構成図である。
【図２】従来の周波数シンセサイザを示す構成図であ
る。
る。
１ａ ダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ） １ｂ 位相同期回路（ＰＬＬ） ３ 基準発振器 ５ 記憶装置 ６ Ｄ／Ａコンバータ ７ 選択装置 ８ 位相比較器 ９ ループフィルタ １０ 電圧制御発振器 １１ 可変分周器 １２ 分周器 １４ スイッチ部
Ｓ） １ｂ 位相同期回路（ＰＬＬ） ３ 基準発振器 ５ 記憶装置 ６ Ｄ／Ａコンバータ ７ 選択装置 ８ 位相比較器 ９ ループフィルタ １０ 電圧制御発振器 １１ 可変分周器 １２ 分周器 １４ スイッチ部
Claims (1)
- 【請求項１】 記憶装置より所定の周期で呼び出された
波形データをアナログ変換し、第１の基準信号として出
力するＤ／Ａコンバータ，クロック信号を分周し第２の
基準信号として出力する分周器、及びこれ等第１或は第
２の基準信号を選択する選択装置を有する基準信号発生
手段と、制御電圧に応じた周波数の出力信号を発生する
電圧制御発振器、この電圧制御発振器からの信号を分周
し、分周信号を出力する可変分周器、この可変分周器か
らの分周信号と前記選択装置より出力された基準信号を
位相比較器へ出力制御するスイッチ部、及び前記位相比
較器より出力される位相比較誤差信号を平滑し前記制御
電圧として前記電圧制御発振器へ出力するループフィル
タを有する位相同期回路と、前記電圧制御発振器の出力
信号の周波数が目標周波数に同期したことを検出した時
に、前記スイッチ部を開放制御するとともに、前記選択
装置を切り換え前記第２の基準信号を選択出力し、その
後、前記スイッチ部を閉成制御する制御部とを備えたこ
とを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022429A JP2829180B2 (ja) | 1992-02-07 | 1992-02-07 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022429A JP2829180B2 (ja) | 1992-02-07 | 1992-02-07 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218860A JPH05218860A (ja) | 1993-08-27 |
| JP2829180B2 true JP2829180B2 (ja) | 1998-11-25 |
Family
ID=12082454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022429A Expired - Fee Related JP2829180B2 (ja) | 1992-02-07 | 1992-02-07 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829180B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107291148B (zh) * | 2016-03-31 | 2024-12-10 | 大唐恩智浦半导体有限公司 | 正弦波发生装置 |
-
1992
- 1992-02-07 JP JP4022429A patent/JP2829180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218860A (ja) | 1993-08-27 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |