JP2829754B2 - ヘテロ接合静電誘導トランジスタ及びその製造方法 - Google Patents
ヘテロ接合静電誘導トランジスタ及びその製造方法Info
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- JP2829754B2 JP2829754B2 JP33497789A JP33497789A JP2829754B2 JP 2829754 B2 JP2829754 B2 JP 2829754B2 JP 33497789 A JP33497789 A JP 33497789A JP 33497789 A JP33497789 A JP 33497789A JP 2829754 B2 JP2829754 B2 JP 2829754B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電誘導トランジスタにおいて、低抵抗で
かつナローバンドギャップのゲート層と、低抵抗でかつ
ワイドバンドギャップのソース層とを備えた高耐圧、高
電流利得、高速動作可能で、特にノーマリオフタイプの
ヘテロ接合静電誘導トランジスタ及びその製造方法に関
するものである。
かつナローバンドギャップのゲート層と、低抵抗でかつ
ワイドバンドギャップのソース層とを備えた高耐圧、高
電流利得、高速動作可能で、特にノーマリオフタイプの
ヘテロ接合静電誘導トランジスタ及びその製造方法に関
するものである。
ノーマリオフ型の静電誘導トランジスタ（以下これを
SITと略称する）は、ゲート電圧がゼロでピンチオフさ
れ、電流が流れず、ゲートバイアスを順方向に印加して
いくにつれて、チャンネル部分の空乏層が減少し、電位
障壁が下がってソース領域からドレイン領域に電流が流
れる。
SITと略称する）は、ゲート電圧がゼロでピンチオフさ
れ、電流が流れず、ゲートバイアスを順方向に印加して
いくにつれて、チャンネル部分の空乏層が減少し、電位
障壁が下がってソース領域からドレイン領域に電流が流
れる。
このため正孔と電子の両方が運び手となるバイポーラ
トランジスタに比べて低消費電力化が可能となり、また
少数キャリアの注入も少なく高速動作も可能であり、す
ぐれたＰ・Ｄ積を有している。
トランジスタに比べて低消費電力化が可能となり、また
少数キャリアの注入も少なく高速動作も可能であり、す
ぐれたＰ・Ｄ積を有している。
第６図、第７図は従来のＮチャネル型のSITの構造を
示すもので、第６図はピンチオフ状態、第７図はオン状
態である。
示すもので、第６図はピンチオフ状態、第７図はオン状
態である。
図中１はゲート電極、２はソース電極、３はSiO2層、
４はゲート、５は空乏層、6aはn+シリコンウエハ、6bは
n-エヒタキシャル層、７はドレイン電極である。また８
はソースである。
４はゲート、５は空乏層、6aはn+シリコンウエハ、6bは
n-エヒタキシャル層、７はドレイン電極である。また８
はソースである。
上記従来のSITにあっては、ゲート４に順方向電圧を
印加するため、わずかではあるがチャネル領域に正孔が
注入される。このため、ゲート電圧をゼロにもどして再
度ピンチオフしようとした場合、電位障壁の上昇を阻害
する。
印加するため、わずかではあるがチャネル領域に正孔が
注入される。このため、ゲート電圧をゼロにもどして再
度ピンチオフしようとした場合、電位障壁の上昇を阻害
する。
しかも一般にSITではチャネル領域の電子濃度が低
く、正孔の寿命が長いため、高速動作が妨げられる。
く、正孔の寿命が長いため、高速動作が妨げられる。
また第６図、第７図に示すように、Ｐ型とｎ型の高濃
度領域が近接、もしくはオーバラップしているため、ゲ
ートソース間容量Cgsが大きく、これも高速動作を妨げ
る原因となっており、また耐圧も低い。
度領域が近接、もしくはオーバラップしているため、ゲ
ートソース間容量Cgsが大きく、これも高速動作を妨げ
る原因となっており、また耐圧も低い。
さらに第６図、第７図に示すような構成ではゲート領
域はソース領域よりも深く形成しなければならず、微細
化上にも限界があり、これも高速動作を妨げていた。
域はソース領域よりも深く形成しなければならず、微細
化上にも限界があり、これも高速動作を妨げていた。
本発明は上記のことにかんがみなされたもので、チャ
ネル領域にわずかに注入される少数キャリアの量をさら
に少なくすると共にCgsを小さくし、また微細化可能な
構造にすることにより、より高速動作を得ることができ
ると共に、高耐圧化することができるヘテロ接合静電誘
導トランジスタ及びその製造方法を提供することを目的
とするものである。
ネル領域にわずかに注入される少数キャリアの量をさら
に少なくすると共にCgsを小さくし、また微細化可能な
構造にすることにより、より高速動作を得ることができ
ると共に、高耐圧化することができるヘテロ接合静電誘
導トランジスタ及びその製造方法を提供することを目的
とするものである。
上記目的を達成するために、本発明に係るヘテロ接合
静電誘導トランジスタは、第１種半導体からなるソース
領域と、上記第１種半導体よりもバンドギャップの狭い
第２種半導体からなり、かつ上記ソース領域とpn接合を
形成するゲート領域と、上記第１種半導体または第２種
半導体からなり上記ゲート領域とpn接合を形成するドレ
イン領域を有してなるヘテロ接合静電誘導トランジスタ
において、上記ゲート領域は、不純物濃度が１×1018cm
-3〜固溶限である半導体層であると共に、上記ソース領
域は、ワイドバンドギャップの水素化クリスタルシリコ
ン層から構成されている。
静電誘導トランジスタは、第１種半導体からなるソース
領域と、上記第１種半導体よりもバンドギャップの狭い
第２種半導体からなり、かつ上記ソース領域とpn接合を
形成するゲート領域と、上記第１種半導体または第２種
半導体からなり上記ゲート領域とpn接合を形成するドレ
イン領域を有してなるヘテロ接合静電誘導トランジスタ
において、上記ゲート領域は、不純物濃度が１×1018cm
-3〜固溶限である半導体層であると共に、上記ソース領
域は、ワイドバンドギャップの水素化クリスタルシリコ
ン層から構成されている。
またソース領域のワイドバンドギャップ層を、水素化
クリスタルシリコン化合物としてもよく、またこれを弗
素化クリスタルシリコン化合物、水素化アモルファスシ
リコン、さらにCVD法にて堆積可能なバンドギャップが
単結晶Siより大なる物質であってもよい。
クリスタルシリコン化合物としてもよく、またこれを弗
素化クリスタルシリコン化合物、水素化アモルファスシ
リコン、さらにCVD法にて堆積可能なバンドギャップが
単結晶Siより大なる物質であってもよい。
また上記ヘテロ接合静電誘導トランジスタの製造方法
は、ゲート領域の形成工程が、第１種半導体または第２
種半導体からなる基板表面に不純物を導入し、選択的に
レーザ照射を行なうレーザドーピング工程からなるよう
にしたものである。
は、ゲート領域の形成工程が、第１種半導体または第２
種半導体からなる基板表面に不純物を導入し、選択的に
レーザ照射を行なうレーザドーピング工程からなるよう
にしたものである。
また、上記ソース領域の形成工程が、CVD法によりワ
イドバンドギャップの水素化マイクロクリスタルシリコ
ン層を形成する工程としてもよい。
イドバンドギャップの水素化マイクロクリスタルシリコ
ン層を形成する工程としてもよい。
上記構成のヘテロ接合静電誘導トランジスタはゲート
抵抗を増大させることなくその深さが浅く形成され、こ
のことにより、ゲート抵抗による遅れがなく、またチャ
ネル長が短くなる分だけ高速動作が可能になる。
抵抗を増大させることなくその深さが浅く形成され、こ
のことにより、ゲート抵抗による遅れがなく、またチャ
ネル長が短くなる分だけ高速動作が可能になる。
またゲート領域がバンドギャップナローイングをおこ
すと共に、ソース領域がワイドギャップであり、これに
よりチャネル部、ゲート＝ソース対向部のいずれに対し
ても少数キャリアの注入に対する電位障壁が生ずるの
で、この注入が抑制され、高速動作に寄与する。またゲ
ート＝ソース間電流が減少するので、電流増幅率が増大
する。
すと共に、ソース領域がワイドギャップであり、これに
よりチャネル部、ゲート＝ソース対向部のいずれに対し
ても少数キャリアの注入に対する電位障壁が生ずるの
で、この注入が抑制され、高速動作に寄与する。またゲ
ート＝ソース間電流が減少するので、電流増幅率が増大
する。
ソースが積層膜で形成されるので、ゲートとの対向面
積が小さくなってCgsが減少し高速動作に寄与する。ま
たソース濃度の自由度が増大し、ゲート＝ソース間耐圧
を向上できる。
積が小さくなってCgsが減少し高速動作に寄与する。ま
たソース濃度の自由度が増大し、ゲート＝ソース間耐圧
を向上できる。
またCVD法は低温プロセスであるので、再拡散による
構造変化が極めて小さく、素子の微細化が可能である。
これにより寄生容量が低減されて高速動作が可能とな
る。
構造変化が極めて小さく、素子の微細化が可能である。
これにより寄生容量が低減されて高速動作が可能とな
る。
本発明の実施例を第１図から第５図に基づいて説明す
る。
る。
第１図は本発明に係るヘテロ接合静電誘導トランジス
タ（以下HJSITと略称する）の一実施例の断面図を示
す。
タ（以下HJSITと略称する）の一実施例の断面図を示
す。
なお、この実施例において、第６図、第７図に示した
従来例と同一部材は同一符号をつけて説明する。
従来例と同一部材は同一符号をつけて説明する。
このHJSITは、ドレイン領域としてのn+型シリコンウ
ェハ6aと該n+シリコンウェハの表面に形成されたn-エピ
タキシャル層6bと、該n-エピタキシャル層6bの表面に形
成されたゲートオーミック領域としてのp+領域４とこの
p+領域４に隣接して形成された極く浅い活性ゲートとし
てのp+40と、該浅い対向するp+領域40の間の上方の領域
に形成されたソース領域としてのn+型μｃ−Si:H層50と
から構成され、該n+シリコンウエハ6a表面にはドレイン
電極７、該p+領域４上にはゲート電極１、該n+型μｃ−
Si:H層50上にはソース電極２が配設されている。
ェハ6aと該n+シリコンウェハの表面に形成されたn-エピ
タキシャル層6bと、該n-エピタキシャル層6bの表面に形
成されたゲートオーミック領域としてのp+領域４とこの
p+領域４に隣接して形成された極く浅い活性ゲートとし
てのp+40と、該浅い対向するp+領域40の間の上方の領域
に形成されたソース領域としてのn+型μｃ−Si:H層50と
から構成され、該n+シリコンウエハ6a表面にはドレイン
電極７、該p+領域４上にはゲート電極１、該n+型μｃ−
Si:H層50上にはソース電極２が配設されている。
このHJSITでは、このようにn+シリコンウェハ6aがド
レイン、p+領域４及び極く浅いp+領域40がゲート、n+型
μｃ−Si:H層50がソースとなっている。
レイン、p+領域４及び極く浅いp+領域40がゲート、n+型
μｃ−Si:H層50がソースとなっている。
次に、このHJSITの製造方法について説明する。
第２図（ａ）乃至第２図（ｆ）は、本発明のHJSITの
製造工程の第１実施例を示す。
製造工程の第１実施例を示す。
まず、第２図（ａ）に示すように、0.02Ω・cm程度の
n+シリコンウェハ6a表面に不純物濃度1013〜1016cm-13
のn-エピタキシャル層6bを３μｍ積層する。
n+シリコンウェハ6a表面に不純物濃度1013〜1016cm-13
のn-エピタキシャル層6bを３μｍ積層する。
次いで、第２図（ｂ）に示すように、該n-エピタキシ
ャル層6b上に、熱酸化法により酸化シリコン膜９を0.5
μｍの厚さで形成し、この後、フォトリソ法でp+領域形
成のための拡散窓W1形成する。そして熱拡散法により、
この拡散窓W1を介してほう素（Ｂ）を拡散し、表面濃度
が1.0×1020cm-3のp+領域４を形成する。
ャル層6b上に、熱酸化法により酸化シリコン膜９を0.5
μｍの厚さで形成し、この後、フォトリソ法でp+領域形
成のための拡散窓W1形成する。そして熱拡散法により、
この拡散窓W1を介してほう素（Ｂ）を拡散し、表面濃度
が1.0×1020cm-3のp+領域４を形成する。
さらに、第２図（ｃ）に示すように、該酸化シリコン
膜９に対し、フォトリソ法により活性ゲート層形成のた
めの窓W2を形成する。そして、窓開けを行なったこの基
板をレーザ照射装置内に設置し、B2H6ガス雰囲気中で窓
開け部分にレーザ光106を照射する。
膜９に対し、フォトリソ法により活性ゲート層形成のた
めの窓W2を形成する。そして、窓開けを行なったこの基
板をレーザ照射装置内に設置し、B2H6ガス雰囲気中で窓
開け部分にレーザ光106を照射する。
このレーザ照射装置は、第３図に示すように、照射室
本体101と、この照射室内にガスを導入排気したりする
ための配管102と、レーザ光導入用の石英窓103と、レー
ザ発信器104とからなり、照射室内に設置された試料105
の表面にメーザ光106照射を行うものである。
本体101と、この照射室内にガスを導入排気したりする
ための配管102と、レーザ光導入用の石英窓103と、レー
ザ発信器104とからなり、照射室内に設置された試料105
の表面にメーザ光106照射を行うものである。
ここでは、配管102を介して、５％に水素希釈されたB
2H6ガスを導入し、照射室本体101内を50TorrのB2H6雰囲
気とした後、前記窓W2の形成された基板表面に、キセノ
ンクロライドエキシマレーザ（波長308nm）を発振源と
する1J/cm2のレーザ光106を10ショット照射して、活性
ゲート層領域に、Ｂを拡散し、極く浅いp+領域40を形成
する。このとき、極く浅いp+領域40の深さすなわち拡散
深さは0.1μｍ、表面濃度1020cm-3、シート抵抗は20Ω
／□であった。
2H6ガスを導入し、照射室本体101内を50TorrのB2H6雰囲
気とした後、前記窓W2の形成された基板表面に、キセノ
ンクロライドエキシマレーザ（波長308nm）を発振源と
する1J/cm2のレーザ光106を10ショット照射して、活性
ゲート層領域に、Ｂを拡散し、極く浅いp+領域40を形成
する。このとき、極く浅いp+領域40の深さすなわち拡散
深さは0.1μｍ、表面濃度1020cm-3、シート抵抗は20Ω
／□であった。
この後さらに、第２図（ｄ）に示すように、CVD法に
より酸化シリコン膜10を基板全面に厚さ0.3μｍ堆積し
た後、フォトリソ法でチャネル領域となるべきSi表面を
露出させる窓W3を形成する。しかる後にCVD法を用いてS
iH4あるいはSi2H6ガス、とPH3ガスとを原料として、ガ
ス圧1Toor、基板温度250℃で0.1Ωcmのn+型μｃ−Si:H
層50′を0.3μｍ積層する。
より酸化シリコン膜10を基板全面に厚さ0.3μｍ堆積し
た後、フォトリソ法でチャネル領域となるべきSi表面を
露出させる窓W3を形成する。しかる後にCVD法を用いてS
iH4あるいはSi2H6ガス、とPH3ガスとを原料として、ガ
ス圧1Toor、基板温度250℃で0.1Ωcmのn+型μｃ−Si:H
層50′を0.3μｍ積層する。
そして、第２図（ｅ）に示すように、ドライまたはウ
ェットエッチング法で該n+型μｃ−Si:H層50′を選択的
にエッチングし、活性ゲート層の中間部上方のみにn+型
μｃ−Si:H層50を形成する。
ェットエッチング法で該n+型μｃ−Si:H層50′を選択的
にエッチングし、活性ゲート層の中間部上方のみにn+型
μｃ−Si:H層50を形成する。
最後に、第２図（ｆ）に示すように、Al等の金属を蒸
着し、フォトリソ法によりパターニングして、ドレイン
電極７とゲート電極１とソース電極２とを形成すること
によりHJSITが完成する。
着し、フォトリソ法によりパターニングして、ドレイン
電極７とゲート電極１とソース電極２とを形成すること
によりHJSITが完成する。
なお、極めて浅いp+領域40を形成する際のレーザドー
ピング工程については、レーザ照射前にB2H6ガスを除去
するようにしてもよい。
ピング工程については、レーザ照射前にB2H6ガスを除去
するようにしてもよい。
このようにして、高濃度でナローバンドギャップで極
く浅い活性ゲート層と、ワイドバンドギャップのソース
層を有するHJSITが形成される。
く浅い活性ゲート層と、ワイドバンドギャップのソース
層を有するHJSITが形成される。
なお上記構成において、第４図に示すように、ソース
領域としてのn+μｃ−Si:H層50は、活性ゲート領域とし
てのp+領域４の一部あるいは全部とオーバラップしても
よい。
領域としてのn+μｃ−Si:H層50は、活性ゲート領域とし
てのp+領域４の一部あるいは全部とオーバラップしても
よい。
また、第５図に示すように、チャネル領域（n-エピタ
キシャル層6b）の下部にn+の埋込み層6a′があってもよ
い。
キシャル層6b）の下部にn+の埋込み層6a′があってもよ
い。
さらにゲートオーミック領域をなくし、活性ゲート層
をゲートオーミック層と兼用してもよい。
をゲートオーミック層と兼用してもよい。
上記実施例ではヰワイバンドギャップ層としては水素
化マイクロクリスタルシリコンを用いたが、その他の材
料として、水素化マイクロクリスタルシリコンカーバイ
ド、水素化マイクロクリスタルコンナイトライド等の水
素化マイクロクリスタルシリコン化合物であればよい。
また水素のかわりに弗素を用いた弗素化マイクロクリス
タルシリコン化合物でもよい。さらにマイクロクリスタ
ル化（微結晶化）せずにアモルファス状態、例えば水素
化アモルファスシリコンでもよい。その他CVD法にて堆
積可能なバンドギャップが単結晶Siより大なる物質なら
よい。
化マイクロクリスタルシリコンを用いたが、その他の材
料として、水素化マイクロクリスタルシリコンカーバイ
ド、水素化マイクロクリスタルコンナイトライド等の水
素化マイクロクリスタルシリコン化合物であればよい。
また水素のかわりに弗素を用いた弗素化マイクロクリス
タルシリコン化合物でもよい。さらにマイクロクリスタ
ル化（微結晶化）せずにアモルファス状態、例えば水素
化アモルファスシリコンでもよい。その他CVD法にて堆
積可能なバンドギャップが単結晶Siより大なる物質なら
よい。
上記レーザドーピング法はガス導入に限らず、不純物
を含有する膜を堆積後レーザ照射してもよい。また活性
ゲート層形成法にあっては、レーザドーピングに限ら
ず、従来から用いられている熱拡散、イオン注入、プラ
ズマドープ等、レーザドープと同等の高濃度、浅い接合
形成可能な方法ならよい。
を含有する膜を堆積後レーザ照射してもよい。また活性
ゲート層形成法にあっては、レーザドーピングに限ら
ず、従来から用いられている熱拡散、イオン注入、プラ
ズマドープ等、レーザドープと同等の高濃度、浅い接合
形成可能な方法ならよい。
本発明によるヘテロ接合静電誘導トランジスタは、ゲ
ートを高濃度（不純物濃度が１×1018cm-3〜固溶限）ナ
ローバンドギャップで、かつ極く浅く形成されると共
に、ソース層がワイドバンドギャップのマイクロクリス
タルシリコンで構成されているので、高耐圧で高速動作
が可能となり、電流増幅率の高いヘテロ接合静電誘導ト
ランジスタを得ることができる。
ートを高濃度（不純物濃度が１×1018cm-3〜固溶限）ナ
ローバンドギャップで、かつ極く浅く形成されると共
に、ソース層がワイドバンドギャップのマイクロクリス
タルシリコンで構成されているので、高耐圧で高速動作
が可能となり、電流増幅率の高いヘテロ接合静電誘導ト
ランジスタを得ることができる。
また本発明に係る製造方法によれば、ゲート領域を形
成するにあたって、レーザドーピング法を用いるように
しているため、浅く高濃度の不純物濃度を有する低抵抗
のゲート層を形成することができる。またソース層の形
成に、低温プロセスであるCVD法でμｃ−Si:H層を形成
する方法を導入しているので、レーザドーピングにより
浅く形成されたベース領域をそのまま良好に維持するこ
とができ、上述のような利点を有するヘテロ接合静電誘
導トランジスタを得ることができる。
成するにあたって、レーザドーピング法を用いるように
しているため、浅く高濃度の不純物濃度を有する低抵抗
のゲート層を形成することができる。またソース層の形
成に、低温プロセスであるCVD法でμｃ−Si:H層を形成
する方法を導入しているので、レーザドーピングにより
浅く形成されたベース領域をそのまま良好に維持するこ
とができ、上述のような利点を有するヘテロ接合静電誘
導トランジスタを得ることができる。
第１図から第２図は本発明の実施例を概略的に示すもの
で、第１図は断面図、第２図（ａ）〜（ｆ）は製造工程
図、第３図はレーザ照射装置の構成説明図、第４図、第
５図は本発明の他の実施例を示す断面図である。第６
図、第７図は従来例を示す断面図である。 １はゲート電極、２はソース電極、３はSiO2層、４はゲ
ート、５は空乏層、6aはn+シリコンウエハ、6bはn-エピ
タキシャル層、７はドレイン電極、40はp+領域、50はｎ
型μｃ−Si:H層。
で、第１図は断面図、第２図（ａ）〜（ｆ）は製造工程
図、第３図はレーザ照射装置の構成説明図、第４図、第
５図は本発明の他の実施例を示す断面図である。第６
図、第７図は従来例を示す断面図である。 １はゲート電極、２はソース電極、３はSiO2層、４はゲ
ート、５は空乏層、6aはn+シリコンウエハ、6bはn-エピ
タキシャル層、７はドレイン電極、40はp+領域、50はｎ
型μｃ−Si:H層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (7)
- 【請求項１】第１種半導体からなるソース領域と、上記
第１種半導体よりもバンドギャップの狭い第２種半導体
からなり、かつ上記ソース領域とpn接合を形成するゲー
ト領域と、上記第１種半導体または第２種半導体からな
り上記ゲート領域とpn接合を形成するドレイン領域を有
してなるヘテロ接合静電誘導トランジスタにおいて、 上記ゲート領域は、不純物濃度が１×1018cm-3〜固溶限
である半導体層であると共に、 上記ソース領域は、ワイドバンドギャップの水素化マイ
クロクリスタルシリコン層から構成されていることを特
徴とするヘテロ接合静電誘導トランジスタ。 - 【請求項２】ソース領域のワイドバンドギャップ層を、
水素化マイクロクリスタルシリコン化合物としたことを
特徴とする請求項（１）記載のヘテロ接合静電誘導トラ
ンジスタ。 - 【請求項３】ソース領域のワイドバンドギャップ層を、
弗素化マイクロクリスタルシリコン化合物としたことを
特徴とする請求項（１）記載のヘテロ接合静電誘導トラ
ンジスタ。 - 【請求項４】ソース領域のワイドバンドギャプ層を、水
素化アモルファスシリコンとしたことを特徴とする請求
項（１）記載のヘテロ接合静電誘導トランジスタ。 - 【請求項５】ソース領域のワイドバンドギャップ層を、
CVD法にて堆積可能なバンドギャップが単結晶Siより大
なる物質としたことを特徴とする請求項（１）記載のヘ
テロ接合静電誘導トランジスタ。 - 【請求項６】第１種半導体からなるソース領域と、上記
第１種半導体よりもバンドギャップの狭い第２種半導体
からなり、かつ上記ソース領域とpn接合を形成するゲー
ト領域と、上記第１種半導体または第２種半導体からな
り上記ゲート領域とpn接合を形成するドレイン領域を有
してなるヘテロ接合静電誘導トランジスタの製造方法に
おいて、 上記ゲート領域の形成工程が、第１種半導体または第２
種半導体からなる基板表面に不純物を導入し、選択的に
レーザ照射を行なうレーザドーピング工程からなること
を特徴とするヘテロ接合静電誘導トランジスタの製造方
法。 - 【請求項７】上記ソース領域の形成工程が、CVD法によ
りワイドギャップの水素化マイクロクリスタルシリコン
層を形成する工程であることを特徴とする請求項（６）
記載のヘテロ接合静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33497789A JP2829754B2 (ja) | 1989-12-26 | 1989-12-26 | ヘテロ接合静電誘導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33497789A JP2829754B2 (ja) | 1989-12-26 | 1989-12-26 | ヘテロ接合静電誘導トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196575A JPH03196575A (ja) | 1991-08-28 |
| JP2829754B2 true JP2829754B2 (ja) | 1998-12-02 |
Family
ID=18283341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33497789A Expired - Fee Related JP2829754B2 (ja) | 1989-12-26 | 1989-12-26 | ヘテロ接合静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829754B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741871B2 (en) | 2015-11-03 | 2017-08-22 | International Business Machines Corporation | Self-aligned heterojunction field effect transistor |
-
1989
- 1989-12-26 JP JP33497789A patent/JP2829754B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196575A (ja) | 1991-08-28 |
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