JP2838702B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に係り、特に大容量のＲＯＭデバイスの製
造方法を実現させ得る技術に関する。

【０００２】

【従来の技術】一般に、マスクＲＯＭセルは、ＲＡＭと
は異なって、製造段階で単位セル内に“０”或いは
“１”の２進データを記録して製造する。従来のマスク
ＲＯＭデバイスは、例えば、単位記憶素子である一つの
セルが主にＮＭＯＳトランジスタから構成されている。

【０００３】図６はＮＡＮＤゲートタイプで構成された
ＲＯＭの一部セルを示す回路図であり、図７は図６の回
路を実際の半導体基板に形成する場合のビットラインと
ワードライン配列を示すレイアウト図であり、図８は図
７のIII-III 線の断面図である。図６に示すように、ビ
ットライン選択信号が印加されるセレクターラインＳ／
Ｌに接続されたトランジスタＱ１１及びＱ２２（或いは
反対にＱ１２及びＱ２１）はディプリーショントランジ
スタから形成されているので、ソース−ドレイン間に電
圧が印加されたとき、ゲートに電圧が印加されていなけ
れば常時ターンオンし、トランジスタＱ１２及びＱ２１
（或いはＱ１１及びＱ２２）はエンハンスメントトラン
ジスタから形成されているので、ゲート電圧によってオ
ン或いはオフが制御される。そして、残りのトランジス
タＱ１１，Ｑ１２，・・・，Ｑ１ｎ，Ｑ２１，Ｑ２２，
・・・，Ｑ２ｎは、ＲＯＭデータ記録によってエンハン
スメントトランジスタ或いはディプリーショントランジ
スタでコーディングされるトランジスタである。マスク
ＲＯＭにおけるデータ記録は、ＲＯＭデバイス製造時に
ワードラインとビットラインによって決定されるメモリ
アドレスにディプリーショントランジスタを形成する
か、もしくはエンハンスメントトランジスタを形成する
かということによって行われる。

【０００４】次に、このようなＲＯＭセルのデータを読
み出す方法について説明する。ビットラインとワードラ
インに電圧を印加するが、読み出そうとするアドレスの
ワードライン電圧を他のワードライン電圧と異なる電圧
で印加し、セレクタ信号を印加して一つのビットライン
を選択すると、データがビットラインにあらわれる。そ
して、このビットラインの電圧状態、即ちデータを感知
増幅器で読み出す。

【０００５】以上のような回路を基板に形成する方法を
図７及び図８を参照して説明する。まず、半導体基板１
０には、ビットラインを形成する位置にアクティブ領域
１２を区分するためにフィールド領域１１を形成する。
次に、アクティブ領域上にゲート絶縁膜１４を形成し、
ディプリーショントランジスタを形成する位置にイオン
注入１５を実施して、ＲＯＭデータを記録する。

【０００６】続いて、ポリシリコンを蒸着し、ゲートラ
イン１３をパターニングし、ゲートライン１３の側面に
イオン注入してソース及び或いはドレイン領域１６を形
成し、ゲート側壁スペーサ（Sidewall spacer)１７を形
成してから、絶縁膜１８で上部を覆ってセル製造を完了
する。アクティブ領域の一側端部に形成されたドレイン
領域は金属配線を通じてビットラインに接続され、もう
一方の側端部に形成されたソース領域は接地Ｖｓｓに接
続される。また、ポリシリコンゲートはそれぞれワード
ラインに接続される。

【０００７】

【発明が解決しようとする課題】ところで、かかる従来
の電界効果トランジスタでは、アクティブ領域とポリシ
リコンゲートラインを定めるためにリソグラフィー技術
が用いられ、線幅を縮めるには限界があり、従って集積
度を高めるにも限界がある。よって、ＲＯＭセルのメモ
リ容量が大きくなり、それにつれてセル形成領域の占め
る面積も大きくなって、生産性歩留りが低下し、製品の
信頼性も低下するという問題点が発生する。

【０００８】本発明は、このような従来の課題に鑑みて
なされたもので、二つのトランジスタを積層させること
により、集積度を向上させ得る電界効果トランジスタの
製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】このため、請求項１の発
明にかかる電界効果トランジスタの製造方法は、第１導
電形半導体基板にフィールド絶縁膜を形成してアクティ
ブ領域を区分し、アクティブ領域上に第１ゲート絶縁膜
を形成した後、ポリシリコンを蒸着してパターニング
し、ゲート電極を形成する工程と、該ゲート電極をマス
クとして、所定の不純物イオンを注入し、ゲート電極の
両側下方の第１導電形半導体基板に第１導電形とはキャ
リアが異なる第２導電形の第１ソース領域及び第１ドレ
イン領域を形成する工程と、第１導電形半導体基板全体
領域に絶縁膜を蒸着し、前記ゲート電極の上部表面が露
出するように該絶縁膜をエッチバックして、ゲート電極
側面に絶縁層を形成する工程と、前記ゲート電極表面に
第２ゲート絶縁膜を形成し、該第２ゲート絶縁膜を介し
てゲート電極の上部に第１導電形の半導体物質層を形成
する工程と、該半導体物質層のゲート電極の両側に対応
する領域に第２導電形不純物イオンを注入し、第２ソー
ス領域及び第２ドレイン領域を形成する工程と、を含ん
でなされる。

【００１０】かかる工程によれば、まず、第１導電形半
導体基板にフィールド絶縁膜を形成してアクティブ領域
を区分し、アクティブ領域上に第１ゲート絶縁膜を形成
した後、ポリシリコンを蒸着し、パターニングしてゲー
ト電極を形成する。次に、該ゲート電極をマスクとし
て、所定の不純物イオンを注入し、ゲート電極の両側下
方の第１導電形半導体基板に第１導電形とはキャリアが
異なる第２導電形の第１ソース領域及び第１ドレイン領
域を形成する。次に、第１導電形半導体基板全体領域に
絶縁膜を蒸着し、前記ゲート電極の上部表面が露出する
ように該絶縁膜をエッチバックして、ゲート電極側面に
絶縁層を形成する。次に、前記ゲート電極表面に第２ゲ
ート絶縁膜を形成し、該第２ゲート絶縁膜上部に第１導
電形の半導体物質層を形成し、ゲート電極の両側にある
半導体物質層に第２導電形となるような所定の不純物イ
オンを注入して第２ソース領域及び第２ドレイン領域を
形成し、１つのゲート電極を挟んで上下に２つのソース
領域及びドレイン領域が形成された電界効果トランジス
タが形成される。

【００１１】請求項２の発明にかかる電界効果トランジ
スタの製造方法では、前記ゲート電極を形成する工程
は、第１ゲート絶縁膜を形成した後、ディプリーション
トランジスタを形成する部位に第２不純物イオンを注入
する工程である。かかる工程によれば、ＲＯＭセルを形
成する場合、これによりコーディングが行われる。

【００１２】請求項３の発明にかかる電界効果トランジ
スタの製造方法では、第１導電形半導体基板にフィール
ド絶縁膜を形成してアクティブ領域を区分し、アクティ
ブ領域上に第１ゲート絶縁膜を形成した後、ポリシリコ
ンを蒸着してパターニングし、ゲート電極を形成する工
程と、第１導電形半導体基板全体領域に絶縁膜を蒸着
し、前記ゲート電極の上部表面が露出するように該絶縁
膜をエッチバックして、ゲート電極側面に絶縁層を形成
する工程と、前記ゲート電極及びゲート電極側面の絶縁
層をマスクとして、所定の不純物イオンを注入し、ゲー
ト電極の両側下方の第１導電形半導体基板に第１導電形
とはキャリアが異なる第２導電形の第１ソース領域及び
第１ドレイン領域を形成する工程と、前記ゲート電極表
面に第２ゲート絶縁膜を形成し、該第２ゲート絶縁膜を
介してゲート電極の上部に第１導電 形の半導体物質層を
形成する工程と、該半導体物質層のゲート電極の両側に
対応する領域に第２導電形不純物イオンを注入し、第２
ソース領域及び第２ドレイン領域を形成する工程と、を
含んでなされる。

【００１３】かかる工程によれば、請求項１の発明にか
かる電界効果トランジスタの製造方法と同様に、１つの
ゲート電極を挟んで上下に２つのソース領域及びドレイ
ン領域が形成された電界効果トランジスタが形成され
る。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図５に基づいて説明する。本発明の実施の形態に係る
電界効果トランジスタの製造方法を適用して製造された
ＲＯＭセルの一例を図１に示す。尚、図６及び図７に示
すＲＯＭセルアレイの構成は、本実施の形態においても
同様であり、ワードラインとビットラインがお互いに直
交するようにレイアウトされており、図１は、図７のII
I-III 線の断面図である。

【００１５】この図１に示すように、本実施の形態で
は、第１導電形であるｐ形の半導体基板１に所定の間隔
と幅をもつようにｎ⁺ 不純物イオンがドーピングされ、
第２導電形としてｎ形の第１ソース／ドレイン領域２が
形成されており、半導体基板１表面には第１ゲート絶縁
膜としてのシリコン酸化膜４が位置している。また、シ
リコン酸化膜４の上部にはゲート電極３が形成されてい
るので、第１ソース／ドレイン領域２と共にトランジス
タを成す。このトランジスタはＲＯＭコーディング状態
によってディプリーショントランジスタ或いはエンハン
スメントトランジスタとして動作する。ゲート電極３の
上部に第２ゲート絶縁膜５が形成されており、ゲート電
極３とゲート電極３との間は側壁スペーサで絶縁され、
第２ゲート絶縁膜５の上部には、半導体物質層としての
ｐ形ＴＦＴ用ポリシリコン層７が形成されて、第１ソー
ス／ドレイン領域と対応する位置にｎ⁺ 不純物イオンが
注入されて形成された第２ソース／ドレイン領域６が位
置している。そして、パッシベーション膜であるシリコ
ン酸化膜８がその上に形成されている。

【００１６】次に、かかるＲＯＭセルの製造方法につい
て説明する。まず、図２に示すように、ｐ形半導体基板
５１にアクティブ領域を形成するため、フィールド絶縁
膜５２をＬＯＣＯＳ工程によって形成し、フィールド絶
縁膜５２によって区域が定められたアクティブ領域（図
７におけるビットライン領域と同じ）に第１ゲート絶縁
膜（酸化膜）５３を形成する。

【００１７】形成された第１ゲート絶縁膜５３の上部に
ポリシリコンを蒸着し、フォトリソグラフィ（Photo-li
thography ）方法によってゲート電極５４を形成する。
尚、ゲート電極５４を形成する前に、一般にＲＯＭデー
タをコーディングするために、ディプリーショントラン
ジスタを形成する位置に不純物イオンを注入する。

【００１８】但し、ＲＯＭコーディングするときの位置
エラーを防止するために、ディプリーショントランジス
タを形成しない位置にだけ１次ゲート電極を形成し、そ
の後、ＲＯＭコーディング用イオン注入をしてから２次
ゲート電極を１次ゲート電極とイオン注入部位上に形成
して最終的なゲート電極を形成することもできる。ゲー
ト電極５４が形成された半導体基板１の全体領域に酸化
膜を蒸着した後にエッチバックして、ゲート電極５４の
側面に酸化膜の側壁スペーサ５５を形成する。このよう
に、半導体基板１の全体領域に酸化膜を蒸着してエッチ
バックすることにより、ゲート電極５４の間が絶縁膜で
充填されて、ゲート電極の表面が平坦化されるという点
で好ましい。

【００１９】次に、図３に示すように、半導体基板５１
の全面にｎ⁺ 不純物イオンを注入し、ゲート電極５４に
よってマスクされない領域、即ち、ゲート電極５４の両
側下方の領域の半導体基板５１に不純物イオンを注入す
る。この不純物イオンは後工程で熱拡散し、第１ソース
／ドレイン領域５６が形成される。上記のイオン注入工
程の後、図４に示すように、露出したゲート電極５４の
表面に第２ゲート絶縁膜５７を形成する。この第２ゲー
ト絶縁膜５７は酸化膜を蒸着して形成される。

【００２０】次に、図５に示すように、第２ゲート絶縁
膜５７の上部にＴＦＴ用ｐ形ポリシリコン層（半導体物
質層）を形成し、第１ソース／ドレイン領域５６と対応
する上部領域にｎ⁺ 不純物イオンを注入して第２ソース
／ドレイン領域５８を形成する。そうすると、第２ソー
ス／ドレイン領域５８の間の領域５９がＴＦＴトランジ
スタのチャンネル領域となる。

【００２１】続いて、第２ソース／ドレイン領域５８及
び領域５９の上部全面にシリコン酸化膜６６を形成す
る。このような工程により、図１と同じセル構造のＲＯ
Ｍセルが製造される。かかる構造を有するＲＯＭセルで
は、ゲート電極５４の上部に位置する半導体物質層によ
るＴＦＴトランジスタと、このゲート電極５４の下部に
位置する半導体基板上に形成された一般的なトランジス
タとが、ゲート電極５４を共有する。

【００２２】以後の工程では、ゲート電極５４をワード
ラインでそれぞれ接続し、第１ゲート絶縁膜５３の下部
に形成されている第１ソース／ドレイン領域５６を、図
６に示すようにビットラインに接続して接地し、第２ゲ
ート絶縁膜５７の上部にあるＴＦＴトランジスタの第２
ソース／ドレイン領域５８を、図６に示すようにビット
ラインに接続して接地することにより、一般的なＮＡＮ
Ｄタイプのメモリ回路が構成される。

【００２３】故に、本発明の電界効果トランジスタの製
造方法によって製造されるＲＯＭセルは、第１ソース／
ドレイン領域５６とゲート電極５４とからなる第１トラ
ンジスタと、第２ソース／ドレイン領域６８とゲート電
極５４とからなる第２トランジスタを有する。そして、
第１トランジスタと第２トランジスタはゲート電極を共
有し、立体的に積層して形成されている。従って、ワー
ドラインであるゲート電極５４に所定の電圧が印加され
たとき、第１トランジスタと第２トランジスタが同時に
ターンオンする。

【００２４】また、ＲＯＭデバイスとしての動作は従来
のものと変わりはなく、セルアレイの集積度を約２倍程
度に増加させることができる。

【００２５】また、かかる電界効果トランジスタの製造
方法によって製造される電界効果トランジスタは、本実
施の形態のＲＯＭセルに限らず、どのようなものに適用
してもよい。また、本実施の形態では、第１導電形、第
２導電形を、夫々、ｐ形、ｎ形としたが、これを逆にす
ることもできる。

【００２６】

【発明の効果】以上説明したように、請求項１の発明に
かかる電界効果トランジスタの製造方法によれば、ゲー
ト電極を共有した二つのトランジスタを積層することが
できる。特に、かかる電界効果トランジスタの製造方法
をＲＯＭセルの製造に適用したときは、従来より２倍の
集積度を達成させることができ、集積度が向上する。

【００２７】請求項２の発明にかかる電界効果トランジ
スタの製造方法によれば、ＲＯＭセルに適用したとき
は、コーディングすることができる。請求項３の発明に
かかる電界効果トランジスタの製造方法によれば、同様
に、ゲート電極を共有した二つのトランジスタを積層す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す断面図。

【図２】図１の製造工程を示す断面図。

【図３】同上断面図。

【図４】同上断面図。

【図５】同上断面図。

【図６】一般的なＲＯＭセルの回路構成図。

【図７】図６の平面図。

【図８】図７のIII-III 線の断面図。

【符号の説明】

１ ｐ形半導体基板 ２ 第１ソース／ドレイン領域 ３ ゲート電極 ４ シリコン酸化膜５ 第２ゲート絶縁膜 ６ 第２ソース／ドレイン領域 ７ ポリシリコン層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−21758（ＪＰ，Ａ) 特開 平５−63163（ＪＰ，Ａ) 特開 平４−146670（ＪＰ，Ａ) 特開 平４−107859（ＪＰ，Ａ) 特開 平６−13564（ＪＰ，Ａ) 特開 平７−45716（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8246 H01L 27/112 H01L 29/78

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電形半導体基板にフィールド絶縁
   膜を形成してアクティブ領域を区分し、アクティブ領域
   上に第１ゲート絶縁膜を形成した後、ポリシリコンを蒸
   着してパターニングし、ゲート電極を形成する工程と、 該ゲート電極をマスクとして、所定の不純物イオンを注
   入し、ゲート電極の両側下方の第１導電形半導体基板に
   第１導電形とはキャリアが異なる第２導電形の第１ソー
   ス領域及び第１ドレイン領域を形成する工程と、 第１導電形半導体基板全体領域に絶縁膜を蒸着し、前記
   ゲート電極の上部表面が露出するように該絶縁膜をエッ
   チバックして、ゲート電極側面に絶縁層を形成する工程
   と、 前記ゲート電極表面に第２ゲート絶縁膜を形成し、該第
   ２ゲート絶縁膜を介してゲート電極の上部に第１導電形
   の半導体物質層を形成する工程と、 該半導体物質層のゲート電極の両側に対応する領域に第
   ２導電形不純物イオンを注入し、第２ソース領域及び第
   ２ドレイン領域を形成する工程と、 を含んでなされることを特徴とする電界効果トランジス
   タの製造方法。
2. 【請求項２】 前記ゲート電極を形成する工程は、第１
   ゲート絶縁膜を形成した後、ディプリーショントランジ
   スタを形成する部位に第２不純物イオンを注入する工程
   であることを特徴とする請求項１記載の電界効果トラン
   ジスタの製造方法。
3. 【請求項３】 第１導電形半導体基板にフィールド絶縁
   膜を形成してアクティブ領域を区分し、アクティブ領域
   上に第１ゲート絶縁膜を形成した後、ポリシリコンを蒸
   着してパターニングし、ゲート電極を形成する工程と、 第１導電形半導体基板全体領域に絶縁膜を蒸着し、前記
   ゲート電極の上部表面が露出するように該絶縁膜をエッ
   チバックして、ゲート電極側面に絶縁層を形成する工程
   と、 前記ゲート電極及びゲート電極側面の絶縁層をマスクと
   して、所定の不純物イオンを注入し、ゲート電極の両側
   下方の第１導電形半導体基板に第１導電形とは キャリア
   が異なる第２導電形の第１ソース領域及び第１ドレイン
   領域を形成する工程と、 前記ゲート電極表面に第２ゲート絶縁膜を形成し、該第
   ２ゲート絶縁膜を介してゲート電極の上部に第１導電形
   の半導体物質層を形成する工程と、 該半導体物質層のゲート電極の両側に対応する領域に第
   ２導電形不純物イオンを注入し、第２ソース領域及び第
   ２ドレイン領域を形成する工程と、 を含んでなされることを特徴とする電界効果トランジス
   タの製造方法。