JP2838938B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は絶縁体上に単結晶シリコ
ン薄膜を形成したＳＯＩ（silicon on insulatorの略
称）基板上に製造される半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor equipment which is fabricated on a substrate (abbreviation of silicon on insulator) SOI forming a single-crystal silicon thin film on an insulator.
【０００２】[0002]
【従来の技術】大規模集積回路の集積密度が向上するに
つれて、これを構成するＭＯＳトランジスタのゲート電
極の幅（ゲート幅）が減少し、研究レベルでは、ゲート
幅が０．２５乃至０．１０μｍのトランジスタの特性が
議論されている。通常のシリコン基板上に形成したこの
ような微細ＭＯＳトランジスタでは、いわゆる「短チャ
ネル効果」が極めて顕著になるため、この現象を十分に
抑制しなければならない。このような制約の中で微細Ｍ
ＯＳトランジスタの性能を向上することは容易ではな
い。また、長期信頼性を確保する問題及びＭＯＳトラン
ジスタの微細化に伴い設計ルールの縮小によって顕著に
なる素子分離特性の劣化も極めて深刻な問題の一つであ
る。2. Description of the Related Art As the integration density of a large-scale integrated circuit increases, the width (gate width) of the gate electrode of a MOS transistor constituting the same decreases, and at the research level, the gate width becomes 0.25 to 0.10 μm. The characteristics of the transistor are discussed. In such a fine MOS transistor formed on a normal silicon substrate, the so-called "short channel effect" becomes extremely remarkable, and this phenomenon must be sufficiently suppressed. Under such constraints, fine M
It is not easy to improve the performance of the OS transistor. In addition, the problem of securing long-term reliability and the deterioration of element isolation characteristics which become conspicuous due to the reduction of design rules with miniaturization of MOS transistors are also extremely serious problems.
【０００３】そこで、これらの問題を克服するために、
従来のトランジスタ構造とは異なる新しい構造のトラン
ジスタに関する研究開発が活発化している。一つの方法
として、通常の単結晶シリコン基板の代わりに、絶縁体
上に単結晶シリコン薄膜を形成した構造を有する基板、
いわゆる、ＳＯＩ基板を使用する方法が注目されてい
る。このＳＯＩ基板の製造方法に関しても幾つかの技術
が研究されているが、現時点において最も優れているの
は、ＳＩＭＯＸ（separation by implanted oxygenの略
称）技術である（例えば、泉勝俊ほか、エレクトロニク
ス レター、第14巻（1978年）593 ページ［K.Izumi et
al.,Electronics Letter, vol.14,（1978）p.593
］）。ＳＩＭＯＸは、通常の単結晶シリコン基板の内
部に、イオン注入技術を使用して高濃度の酸素原子を導
入し、次に、高温熱処理を施すことによってＳｉＯ2 層
を形成し、更に、このＳｉＯ2 層上に単結晶シリコン層
を形成するという方法でＳＯＩ基板を形成する技術であ
る。このＳＩＭＯＸにおいては、加速エネルギー及び注
入量等の酸素イオン注入条件と、引き続き実施する高温
熱処理の条件とを最適化することによって、上記ＳｉＯ
2 層及びシリコン層の厚さを所望の値に設定できる。例
えば、加速エネルギーを２００ｋｅＶとし、注入量を
１．８×１０18ｃｍ-2とする条件で酸素イオン16Ｏ+ を
注入した後、１３００℃の温度で６時間以上加熱する熱
処理を実施することによって、厚さが約４０００ÅのＳ
ｉＯ2 層及び厚さが約１５００Åの単結晶シリコン層か
ら成るＳＯＩ基板を製造できることが広く知られてい
る。このＳＯＩ基板を使用する微細トランジスタの研究
には、多くの研究者がＳＩＭＯＸ技術を使用しており、
トランジスタ特性及び小規模回路の特性に関する以下に
示すような、いくつかの報告がされている。ＳＯＩ基板
上にＭＯＳトランジスタを製造する際に、単結晶シリコ
ン層の厚さを、その不純物濃度で決定される最大空乏層
幅よりも薄くすると、幾つかの特徴的な特性が観測され
る（例えば、吉見ほか、テクニカル ダイジェスト オ
ブ アイ・イー・ディー・エム、1987年、640 ページ
［Technical Digest of IEDM 1987,p.640 ］）。最も重
要な特性としては、以下のことが知られている。（１）
ゲート長の減少に伴うしきい値電圧の低下が著しく抑制
される。（２）サブスレショールド係数（以後Ｓ値とす
る）が通常のトランジスタより小さく、しかも、ゲート
長の減少に伴うＳ値の増加が極めて小さい。（３）電流
駆動能力が向上する。[0003] In order to overcome these problems,
Research and development on a transistor having a new structure different from the conventional transistor structure has been activated. As one method, instead of a normal single crystal silicon substrate, a substrate having a structure in which a single crystal silicon thin film is formed on an insulator,
Attention has been paid to a method using a so-called SOI substrate. Although several techniques have been studied for the manufacturing method of this SOI substrate, the most excellent technique at present is SIMOX (abbreviation for separation by implanted oxygen) (for example, Katsutoshi Izumi et al., Electronics Letter, Vol. 14 (1978), p. 593 [K. Izumi et
al., Electronics Letter, vol. 14, (1978) p.593
]). SIMOX is inside the normal single-crystal silicon substrate, using the ion implantation technique by introducing a high concentration of oxygen atoms, then, to form a SiO 2 layer by performing a high-temperature heat treatment, further, the SiO 2 This is a technique for forming an SOI substrate by a method of forming a single crystal silicon layer on a layer. In this SIMOX, by optimizing the oxygen ion implantation conditions such as the acceleration energy and the implantation amount and the conditions of the subsequent high-temperature heat treatment,
The thicknesses of the two layers and the silicon layer can be set to desired values. For example, heat treatment is performed by implanting oxygen ions 16 O + under the conditions of an acceleration energy of 200 keV and an implantation amount of 1.8 × 10 18 cm −2, and then heating at a temperature of 1300 ° C. for 6 hours or more. , With a thickness of about 4000mm
It is widely known that SOI substrates consisting of an iO 2 layer and a single crystal silicon layer having a thickness of about 1500 ° can be manufactured. Many researchers use SIMOX technology to study micro transistors using this SOI substrate.
Several reports have been made on transistor characteristics and small-scale circuit characteristics, as described below. When manufacturing a MOS transistor on an SOI substrate, if the thickness of the single crystal silicon layer is made thinner than the maximum depletion layer width determined by the impurity concentration, some characteristic characteristics are observed (for example, Yoshimi et al., Technical Digest of IEDM, 1987, p. 640 [Technical Digest of IEDM 1987, p. 640]). The following are known as the most important characteristics. (1)
A decrease in threshold voltage due to a decrease in gate length is significantly suppressed. (2) The sub-threshold coefficient (hereinafter referred to as the S value) is smaller than that of a normal transistor, and the increase in the S value with the decrease in the gate length is extremely small. (3) The current driving capability is improved.
【０００４】更に、ＳＯＩ基板を用いることの他の利点
として、素子分離特性が極めて優れている点が注目され
ている。隣接するトランジスタ間の電気的分離が完全で
あるばかりでなく、いわゆるラッチアップ現象が構造的
に完全に阻止できるため、ＳＯＩ基板を使用すれば、相
補型ＭＯＳ回路（以下、ＣＭＯＳ回路とする）の集積度
を飛躍的に向上できることが広く知られている。Further, as another advantage of using an SOI substrate, attention has been paid to the fact that element isolation characteristics are extremely excellent. In addition to complete electrical isolation between adjacent transistors, a so-called latch-up phenomenon can be completely prevented structurally. Therefore, if an SOI substrate is used, a complementary MOS circuit (hereinafter referred to as a CMOS circuit) can be formed. It is widely known that the degree of integration can be dramatically improved.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置におけるＳＯＩ基板上に形成したＭＯＳトラ
ンジスタには、上述したような優れた利点があるにも拘
らず、同時にＳＯＩ構造に起因する問題点がある。通常
のＮＭＯＳトランジスタでは、動作時にドレイン端で発
生する正孔は基板電流となってグランド線に流出する。
ところが、シリコン層の厚さが薄くなる程、ＳＯＩ基板
上に形成したＮＭＯＳトランジスタ（以下、ＮＭＯＳ／
ＳＯＩという）は、ドレイン端で発生した正孔が、ソー
ス・ドレイン間の空乏層領域をソースに向かって走行す
るため、この領域の電位が上昇してソース障壁が低下す
る。その結果、より多くの電子がソースから流入してド
レイン端に向かって加速され、ドレイン端での衝突電離
によってより多くの正孔が発生してしまう。このような
正帰還ループが形成され、ソース・ドレイン間のパンチ
スルーに至ってしまう（例えば、チェンほか、アイ・イ
ー・イー・イー・エレクトロン デバイス レターズ、
第9 巻、第12号、1989年、636 ページ［C.E.Chen et a
l.,IEEE Electron Device Letters,vol.EDL-9, no.12(1
988)p.636］）。従って、従来の技術で述べたＳＯＩ基
板を使用することによる優れた特徴はシリコン層の厚さ
を薄くする程顕著になるが、上述したようにドレイン端
の最大電界強度がシリコン層の厚さの減少に伴って増加
するために、ＮＭＯＳ／ＳＯＩのソース・ドレイン間耐
圧も同時に低下してしまう。However, although the MOS transistor formed on the SOI substrate in the conventional semiconductor device has the above-mentioned excellent advantages, it still has a problem caused by the SOI structure. is there. In a normal NMOS transistor, holes generated at the drain end during operation flow as a substrate current to the ground line.
However, as the silicon layer becomes thinner, the NMOS transistor formed on the SOI substrate (hereinafter referred to as NMOS /
In the case of SOI, holes generated at the drain end travel through the depletion layer region between the source and the drain toward the source, so that the potential in this region increases and the source barrier decreases. As a result, more electrons flow from the source and are accelerated toward the drain end, and more holes are generated by impact ionization at the drain end. Such a positive feedback loop is formed, leading to punch-through between the source and drain (for example, Chen et al., IEE, E-Electron Device Letters,
Volume 9, Issue 12, 1989, p. 636 [CEChen et a
l., IEEE Electron Device Letters, vol.EDL-9, no.12 (1
988) p.636]). Therefore, although the excellent features of using the SOI substrate described in the prior art become more remarkable as the thickness of the silicon layer becomes thinner, as described above, the maximum electric field strength at the drain end becomes smaller than the thickness of the silicon layer. Since it increases with the decrease, the breakdown voltage between the source and the drain of the NMOS / SOI also decreases at the same time.
【０００６】一方、ＰＭＯＳでは、上記の現象は大きな
問題になっていない。これは、ＰＭＯＳにおいてはドレ
イン端での衝突イオン化率がＮＭＯＳの場合より低いた
めである。従って、ＳＯＩ基板の同一厚さのシリコン層
をＮＭＯＳ部及びＰＭＯＳ部で共通に有している従来構
造の場合には、シリコン層の厚さは、ＮＭＯＳにおける
ソース・ドレイン間耐圧を最も重視してやや厚めに設定
する必要があり、薄いシリコン層を有するＳＯＩ基板を
使用することによって得られる上述した重要な利点を最
大限に引き出すことが難しいという問題点がある。On the other hand, in the PMOS, the above phenomenon is not a serious problem. This is because the impact ionization rate at the drain end is lower in the PMOS than in the NMOS. Therefore, in the case of the conventional structure in which the same thickness of the silicon layer of the SOI substrate is commonly used in the NMOS portion and the PMOS portion, the thickness of the silicon layer is slightly more focused on the source-drain breakdown voltage in the NMOS. There is a problem that it is necessary to set the thickness to be large, and it is difficult to maximize the above-mentioned important advantages obtained by using the SOI substrate having the thin silicon layer.
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＳＯＩ基板上における各トランジスタの性
能を独立に最適化して、ＰＭＯＳトランジスタの特性を
向上させ、ＣＭＯＳ回路の動作速度を向上させることが
できる半導体装置の製造方法を提供することを目的とす
る。[0007] The present invention was made in view of the above problems, to optimize the performance of each transistor on the SOI substrate independently, to improve the characteristics of the PMOS transistor causes increase the operating speed of the CMOS circuit That
And to provide a manufacturing method of Ru can semiconductor equipment.
【０００８】[0008]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁体上に単結晶シリコン薄膜を形成し
たＳＯＩ基板の前記単結晶シリコン薄膜上に第１の熱酸
化膜を形成する工程と、ＮＭＯＳトランジスタ部を含む
第１の領域の前記第１の熱酸化膜は除去せずにＰＭＯＳ
トランジスタ部を含む第２の領域の前記第１の熱酸化膜
だけを除去して前記第２の領域の単結晶シリコン薄膜の
表面だけを露出させる工程と、前記第２の領域の単結晶
シリコン薄膜の内部に酸素イオンを注入する工程と、前
記第２の領域の単結晶シリコン薄膜の一部を熱処理を施
して酸化させることにより前記第２の領域の単結晶シリ
コン薄膜の厚さを前記第１の領域の単結晶シリコン薄膜
の厚さよりも薄くすると同時に、前記第２の領域の単結
晶シリコン薄膜の下の絶縁膜の厚さを前記第１の領域の
単結晶シリコン薄膜の下の絶縁膜の厚さよりも厚くする
工程とを有することを特徴とする。A semiconductor device according to the present invention.
Method of manufacturing a single-crystal silicon thin film formed on an insulator
A first thermal acid on the single crystal silicon thin film of the SOI substrate
Forming an oxide film and including an NMOS transistor portion
The first thermal oxide film in the first region is not removed without removing the PMOS.
The first thermal oxide film in a second region including a transistor portion
To remove the single crystal silicon thin film in the second region.
Exposing only the surface, and a single crystal in the second region
Before and after implanting oxygen ions into the silicon film
Part of the single-crystal silicon thin film in the second region is heat-treated.
To oxidize the single crystal silicon in the second region.
The thickness of the silicon thin film in the first region
At the same time as the thickness of the second region.
Thickness of the insulating film below the polycrystalline silicon thin film
Thicker than the thickness of the insulating film below the single crystal silicon thin film
And a process .
【０００９】[0009]
【００１０】[0010]
【００１１】[0011]
【作用】本発明においては、ＰＭＯＳトランジスタを形
成するための単結晶シリコン薄膜の厚さを、ＮＭＯＳト
ランジスタを形成するための単結晶シリコン薄膜の厚さ
よりも薄くしている。これにより、ＮＭＯＳトランジス
タは、単結晶シリコン薄膜が薄くなるとトランジスタ特
性が劣化しやすいがＰＭＯＳトランジスタは、単結晶シ
リコン薄膜が薄くなっても、その特性が劣化しにくいと
いう特徴を生かすことができ、このＰＭＯＳトランジス
タは、単結晶シリコン薄膜を薄くすることにより得られ
る利点を最大限引き出すことができる。これにより、Ｐ
ＭＯＳトランジスタの特性を向上させることができ、Ｃ
ＭＯＳ回路の動作速度を向上させることができる。In the present invention, the thickness of the single-crystal silicon thin film for forming the PMOS transistor is smaller than the thickness of the single-crystal silicon thin film for forming the NMOS transistor. As a result, the characteristics of the NMOS transistor tend to deteriorate when the single-crystal silicon thin film becomes thinner, while the characteristics of the PMOS transistor hardly deteriorate even when the single-crystal silicon thin film becomes thinner. The PMOS transistor can maximize the advantages obtained by making the single crystal silicon thin film thin. This allows P
The characteristics of the MOS transistor can be improved, and C
The operation speed of the MOS circuit can be improved.
【００１２】本発明方法においては、ＮＭＯＳトランジ
スタ部を含む第１の領域の窒化珪素薄膜は除去せずにＰ
ＭＯＳトランジスタ部を含む第２の領域の窒化珪素薄膜
だけを除去して、前記第２の領域だけの前記第１の熱酸
化膜の表面を露出させている。これにより、熱処理によ
って前記第２の領域の単結晶シリコン薄膜の表面にだけ
所望の厚さの第２の熱酸化膜を形成することができ、前
記第２の領域の単結晶シリコン薄膜の厚さを所望の厚さ
まで減少させることができる。従って、前記第１の領域
の単結晶シリコン薄膜の厚さを前記第２の領域の単結晶
シリコン薄膜の厚さより薄く設定することができる。In the method of the present invention, the silicon nitride thin film in the first region including the NMOS transistor portion is removed without removing the silicon nitride thin film.
Only the silicon nitride thin film in the second region including the MOS transistor portion is removed to expose the surface of the first thermal oxide film only in the second region. Thereby, the second thermal oxide film having a desired thickness can be formed only on the surface of the single crystal silicon thin film in the second region by the heat treatment, and the thickness of the single crystal silicon thin film in the second region can be reduced. Can be reduced to a desired thickness. Therefore, the thickness of the single-crystal silicon thin film in the first region can be set smaller than the thickness of the single-crystal silicon thin film in the second region.
【００１３】また、ＮＭＯＳトランジスタ部を含む第１
の領域の第１の熱酸化膜は除去せずに、ＰＭＯＳトラン
ジスタ部を含む第２の領域の前記第１の熱酸化膜だけを
除去して前記第２の領域の単結晶シリコン薄膜の表面だ
けを露出させている。これにより、前記第２の領域の単
結晶シリコン薄膜にのみ酸素イオンを注入することがで
きる。更に、熱処理を施すことにより、酸素イオンを注
入した前記第２の領域の単結晶シリコン薄膜の一部のみ
を酸化させて、前記第２の領域の単結晶シリコン薄膜の
厚さを前記第１の領域の単結晶シリコン薄膜の厚さより
も薄くすることができる。Further, a first transistor including an NMOS transistor portion is provided.
The first thermal oxide film in the second region including the PMOS transistor portion is removed without removing the first thermal oxide film in the region, and only the surface of the single crystal silicon thin film in the second region is removed. Is exposed. Thus, oxygen ions can be implanted only into the single crystal silicon thin film in the second region. Further, by performing heat treatment, only a part of the single crystal silicon thin film in the second region into which oxygen ions have been implanted is oxidized, and the thickness of the single crystal silicon thin film in the second region is reduced to the first region. The thickness can be smaller than the thickness of the single crystal silicon thin film in the region.
【００１４】[0014]
【実施例】本発明の実施例について添付の図面を参照し
て具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described with reference to the accompanying drawings.
【００１５】図１は本発明の第１の実施例に係る半導体
装置を示す断面図、図２乃至図１２はこの本発明の第１
の実施例に係る半導体装置の製造方法を工程順に示す断
面図である。図１に示すように、Ｐ型単結晶シリコン基
板１１上に酸化膜層１２が形成されている。この酸化膜
層１２の上には、ＮＭＯＳトランジスタに使用するため
の単結晶のシリコン層１５及びＰＭＯＳトランジスタに
使用するための単結晶のシリコン層１６が夫々、選択的
に形成されている。このＰＭＯＳ部のシリコン層１６の
厚さはＮＭＯＳ部のシリコン層１５の厚さよりも薄く形
成されている。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention, and FIGS.
FIG. 7 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to another example in the order of steps. As shown in FIG. 1, an oxide film layer 12 is formed on a P-type single crystal silicon substrate 11. On this oxide film layer 12, a single-crystal silicon layer 15 for use in NMOS transistors and a single-crystal silicon layer 16 for use in PMOS transistors are selectively formed. The thickness of the silicon layer 16 in the PMOS portion is smaller than the thickness of the silicon layer 15 in the NMOS portion.
【００１６】また、このＮＭＯＳ部のシリコン層１５に
は、ｎ+ 型拡散層９が選択的に形成されており、ＰＭＯ
Ｓ部のシリコン層１６にはｐ+ 型拡散層８が選択的に形
成されている。更に、このシリコン層１５，１６上には
ゲート酸化膜１７が選択的に形成され、このゲート酸化
膜１７上にはゲート電極１８が形成されている。また、
このゲート電極１８の側面には側壁７が形成され、この
側壁７及びゲート電極１８上には層間膜１９が形成され
ている。また、ＮＭＯＳトランジスタ１３及びＰＭＯＳ
トランジスタ１４の間の酸化膜層１２並びにｎ+ 型拡散
層９及びｐ+ 型拡散層８の端部の上には層間膜１９が形
成されている。更に、ｐ+ 型及びｎ+ 型拡散層９，８上
の側壁７及び層間膜１９が形成されていない領域にはア
ルミ電極２０が形成されている。Further, an n + -type diffusion layer 9 is selectively formed in the silicon layer 15 of this NMOS portion,
The p + -type diffusion layer 8 is selectively formed in the silicon layer 16 in the S portion. Further, a gate oxide film 17 is selectively formed on the silicon layers 15 and 16, and a gate electrode 18 is formed on the gate oxide film 17. Also,
A side wall 7 is formed on a side surface of the gate electrode 18, and an interlayer film 19 is formed on the side wall 7 and the gate electrode 18. The NMOS transistor 13 and the PMOS
An interlayer film 19 is formed on the oxide film layer 12 between the transistors 14 and on the ends of the n + -type diffusion layer 9 and the p + -type diffusion layer 8. Further, an aluminum electrode 20 is formed on the p + -type and n + -type diffusion layers 9 and 8 in a region where the side wall 7 and the interlayer film 19 are not formed.
【００１７】本実施例において、ＰＭＯＳトランジスタ
１４を形成するためのシリコン層１６の厚さは、ＮＭＯ
Ｓトランジスタ１３を形成するためのシリコン層１５の
厚さよりも薄くしている。これにより、ＮＭＯＳトラン
ジスタ１３は、シリコン層１５が薄くなるとトランジス
タ特性が劣化するがＰＭＯＳトランジスタ１４は、シリ
コン層１６が薄くなっても、その特性が劣化しないとい
う特徴を生かすことができ、このＰＭＯＳトランジスタ
１４は、シリコン層１６を薄くすることにより得られる
利点を最大限引き出すことができる。これにより、ＰＭ
ＯＳトランジスタ１４の特性を向上することができ、Ｃ
ＭＯＳ回路の動作速度を向上することができる。In this embodiment, the thickness of the silicon layer 16 for forming the PMOS transistor 14 is NMO.
The thickness is smaller than the thickness of the silicon layer 15 for forming the S transistor 13. This makes it possible to take advantage of the feature that the NMOS transistor 13 has the characteristic that the transistor characteristics are degraded when the silicon layer 15 is thinned, but the PMOS transistor 14 is not degraded even if the silicon layer 16 is thinned. 14 can maximize the advantages obtained by making the silicon layer 16 thinner. With this, PM
The characteristics of the OS transistor 14 can be improved, and C
The operation speed of the MOS circuit can be improved.
【００１８】次に、上述の如く構成された半導体装置の
製造方法について説明する。先ず、図２に示すように、
比抵抗が約２０Ω・ｃｍの通常のＰ型（１００）単結晶
シリコン基板２１に対して、加速エネルギー２００ｋｅ
Ｖで１．８×１０18ｃｍ-2まで酸素イオン16Ｏ+ を注入
し、流量比で約Ｏ．５％の酸素を混入した乾燥窒素雰囲
気中において、１３００℃で６時間から１２時間の熱処
理を施すことによって、厚さ約３５００Åの酸化膜層２
２及び厚さ約１５００Åの単結晶シリコン層２３を形成
する。Next, a method of manufacturing the semiconductor device configured as described above will be described. First, as shown in FIG.
For a normal P-type (100) single-crystal silicon substrate 21 having a specific resistance of about 20 Ω · cm, an acceleration energy of 200 ke
Oxygen ions 16 O + up to 1.8 × 10 18 cm −2 at V.V. By performing a heat treatment at 1300 ° C. for 6 to 12 hours in a dry nitrogen atmosphere containing 5% oxygen, an oxide film layer 2 having a thickness of about 3500 °
2 and a single crystal silicon layer 23 having a thickness of about 1500 ° is formed.
【００１９】次に、図３に示すように、単結晶シリコン
層上に厚さ約４００Åの熱酸化膜２４を形成し、この熱
酸化膜２４上に気相成長法により厚さ約１０００Åの窒
化膜２５を形成する。Next, as shown in FIG. 3, a thermal oxide film 24 having a thickness of about 400.degree. Is formed on the single crystal silicon layer, and a nitride film having a thickness of about 1000.degree. A film 25 is formed.
【００２０】次に、図４に示すように、通常のリソグラ
フィ技術によりＮＭＯＳトランジスタ部２６に対応する
部分にのみフォトレジスト２７をパターニングし、これ
をマスクとして異方性エッチングを施し、ＮＭＯＳトラ
ンジスタ部２６以外の窒化膜２５を完全に除去して熱酸
化膜２４を露出する。Next, as shown in FIG. 4, a photoresist 27 is patterned only in a portion corresponding to the NMOS transistor portion 26 by a normal lithography technique, and is anisotropically etched using the photoresist 27 as a mask. The nitride film 25 other than that is completely removed to expose the thermal oxide film 24.
【００２１】次に、図５に示すように、前記フォトレジ
スト２７を完全に除去して、ＮＭＯＳトランジスタ部２
６以外の単結晶シリコン層２３を酸化して酸化膜２８を
形成する。この酸化膜２８の厚さを制御することによ
り、ＮＭＯＳトランジスタ部２６以外の単結晶シリコン
層２３の厚さを精密に制御できる。例えば、厚さ約２０
００Åの熱酸化膜２８を形成すれば、ＮＭＯＳトランジ
スタ部２６以外の単結晶シリコン層２３は約１０００Å
酸化されるため、残ったシリコン層２３の厚さは約５０
０Åになる。このとき、ＮＭＯＳトランジスタ部２６
は、窒化膜２５によって保護されているため酸化されな
い。Next, as shown in FIG. 5, the photoresist 27 is completely removed and the NMOS transistor 2 is removed.
The oxide film 28 is formed by oxidizing the single crystal silicon layer 23 other than 6. By controlling the thickness of the oxide film 28, the thickness of the single crystal silicon layer 23 other than the NMOS transistor portion 26 can be precisely controlled. For example, a thickness of about 20
If the thermal oxide film 28 is formed to a thickness of about 1000 は, the single crystal silicon layer 23 other than the NMOS transistor section 26 becomes about 1000 Å.
Because of the oxidation, the thickness of the remaining silicon layer 23 is about 50
0 °. At this time, the NMOS transistor section 26
Is not oxidized because it is protected by the nitride film 25.
【００２２】次に、図６に示すように、加熱したリン酸
溶液を使用して窒化膜２５を除去し、希釈フッ酸溶液を
使用して熱酸化膜２８を除去する。Next, as shown in FIG. 6, the nitride film 25 is removed using a heated phosphoric acid solution, and the thermal oxide film 28 is removed using a diluted hydrofluoric acid solution.
【００２３】次に、図７に示すように、露出した単結晶
シリコン層２３の表面に厚さ約１５０Åの熱酸化膜２９
を形成した後、通常のリソグラフィ技術により素子分離
領域３０以外の部分、つまりＮＭＯＳトランジスタ部２
６及びＰＭＯＳトランジスタ部３１にのみフォトレジス
ト３２が残るようにパターニングを施す。次に、このフ
ォトレジスト３２をマスクとして、異方性エッチング技
術により素子分離領域３０の熱酸化膜２９及び単結晶シ
リコン層２３を順に除去する。Next, as shown in FIG. 7, a thermal oxide film 29 having a thickness of about 150 ° is formed on the surface of the exposed single crystal silicon layer 23.
Is formed, a portion other than the element isolation region 30, that is, the NMOS transistor portion 2 is formed by a normal lithography technique.
6 and patterning is performed so that the photoresist 32 remains only in the PMOS transistor portion 31. Next, using the photoresist 32 as a mask, the thermal oxide film 29 and the single crystal silicon layer 23 in the element isolation region 30 are sequentially removed by an anisotropic etching technique.
【００２４】次に、図８に示すように、リソグラフィ技
術によりＰＭＯＳトランジスタ部３１をフォトレジスト
３３でマスクし、ＮＭＯＳトランジスタ部２６の単結晶
シリコン層２３にのみボロンイオン３４を、例えば、加
速エネルギー３０ｋｅＶ及び注入量２．０×１０12ｃｍ
-2の条件で注入する。Next, as shown in FIG. 8, the PMOS transistor portion 31 is masked with a photoresist 33 by a lithography technique, and boron ions 34 are applied only to the single crystal silicon layer 23 of the NMOS transistor portion 26, for example, at an acceleration energy of 30 keV. And injection amount 2.0 × 10 12 cm
Inject under -2 conditions.
【００２５】次に、図９に示すように、フォトレジスト
３３を除去して、ＮＭＯＳトランジスタ部２６をフォト
レジスト３５でマスクし、ＰＭＯＳトランジスタ部３１
の単結晶シリコン層２３にのみリンイオン３６を、例え
ば、加速エネルギー３０ｋｅＶ及び注入量１．０×１０
12ｃｍ-2の条件で注入する。フォトレジスト３５を除去
して、乾燥窒素雰囲気中において、例えば、約９００℃
で１０分間の熱処理を施して、注入した不純物を活性化
する。Next, as shown in FIG. 9, the photoresist 33 is removed, the NMOS transistor section 26 is masked with a photoresist 35, and the PMOS transistor section 31 is removed.
Phosphorus ions 36 only in the single crystal silicon layer 23 of, for example, an acceleration energy of 30 keV and an implantation amount of 1.0 × 10
Inject under conditions of 12 cm -2 . The photoresist 35 is removed, and in a dry nitrogen atmosphere, for example, about 900 ° C.
For 10 minutes to activate the implanted impurities.
【００２６】次に、図１０に示すように、希釈フッ酸溶
液を使用して熱酸化膜２９を除去し、単結晶シリコン層
２３表面に厚さ約１００Åのゲート酸化膜３７を形成す
る。次に、気相成長法により厚さ約４０００Åの多結晶
シリコン膜（図示せず）を全面に堆積して形成し、この
多結晶シリコン膜に高濃度のリンを拡散して、リソグラ
フィ技術及び異方性エッチング技術により線幅が約０．
３μｍのゲート電極３８を形成する。Next, as shown in FIG. 10, the thermal oxide film 29 is removed by using a diluted hydrofluoric acid solution, and a gate oxide film 37 having a thickness of about 100 ° is formed on the surface of the single crystal silicon layer 23. Next, a polycrystalline silicon film (not shown) having a thickness of about 4000.degree. Is deposited and formed on the entire surface by vapor phase epitaxy. The line width is about 0.
A 3 μm gate electrode 38 is formed.
【００２７】次に、図１１に示すように、気相成長法に
より厚さ約１５００ÅのＣＶＤ酸化膜（図示せず）を全
面に堆積して、異方性エッチング技術によりゲート電極
３８の側面にＣＶＤ酸化膜の側壁３９を形成する。この
ＣＶＤ酸化膜の異方性エッチングを施す際に、ゲート電
極３８の下部以外のゲート酸化膜３７はエッチングされ
てしまう。次に、図８及び図９で示した工程と同様にし
て、不純物イオンを注入して短時間の熱処理を施しｎ+
型拡散層４０及びｐ+ 型拡散層４１を形成する。Next, as shown in FIG. 11, a CVD oxide film (not shown) having a thickness of about 1500 ° is deposited on the entire surface by a vapor phase growth method, and is formed on the side surfaces of the gate electrode 38 by an anisotropic etching technique. A side wall 39 of the CVD oxide film is formed. When performing the anisotropic etching of the CVD oxide film, the gate oxide film 37 other than the portion below the gate electrode 38 is etched. Next, in the same manner as the step shown in FIGS. 8 and 9, subjected to a brief heat treatment by implanting impurity ions n +
The diffusion layer 40 and the p + diffusion layer 41 are formed.
【００２８】次に、図１２に示すように、通常の層間膜
形成技術により、全面に層間膜４２を形成する。更に、
リソグラフィ技術及び異方性エッチング技術により、ゲ
ート電極３８の両側の上記ｎ+ 型拡散層４０及びｐ+ 型
拡散層４１上にコンタクトホールを形成して、スパッタ
技術により厚さ約５０００Åのアルミ膜を形成する。次
に、リソグラフィ技術及び異方性エッチング技術により
アルミ電極４３を形成して、半導体装置が完成する。Next, as shown in FIG. 12, an interlayer film 42 is formed on the entire surface by a normal interlayer film forming technique. Furthermore,
A contact hole is formed on the n + -type diffusion layer 40 and the p + -type diffusion layer 41 on both sides of the gate electrode 38 by lithography and anisotropic etching, and an aluminum film having a thickness of about 5000 ° is formed by sputtering. Form. Next, an aluminum electrode 43 is formed by a lithography technique and an anisotropic etching technique, thereby completing a semiconductor device.
【００２９】本実施例においては、ＮＭＯＳトランジス
タ部２６の窒化膜２５は除去せずにＰＭＯＳトランジス
タ部３１の窒化膜２５だけを除去して、ＰＭＯＳトラン
ジスタ部３１の第１の熱酸化膜２４の表面を露出させて
いる。これにより、熱処理によってＰＭＯＳトランジス
タ部３１の単結晶シリコン層２３の表面にだけ所望の厚
さの第２の熱酸化膜２８を形成することができ、ＰＭＯ
Ｓトランジスタ部３１の単結晶シリコン層２３の厚さを
所望の厚さまで減少させることができる。従って、ＮＭ
ＯＳトランジスタ部２６の単結晶シリコン層２３の厚さ
及びＰＭＯＳトランジスタ部３１の単結晶シリコン層２
３の厚さを別々に設定することができる。これにより、
各トランジスタの性能を独立に最適化することができる
半導体装置の製造方法を提供することができる。In this embodiment, only the nitride film 25 of the PMOS transistor portion 31 is removed without removing the nitride film 25 of the NMOS transistor portion 26, and the surface of the first thermal oxide film 24 of the PMOS transistor portion 31 is removed. Is exposed. As a result, the second thermal oxide film 28 having a desired thickness can be formed only on the surface of the single crystal silicon layer 23 of the PMOS transistor portion 31 by the heat treatment.
The thickness of the single crystal silicon layer 23 of the S transistor section 31 can be reduced to a desired thickness. Therefore, NM
The thickness of the single crystal silicon layer 23 of the OS transistor section 26 and the single crystal silicon layer 2 of the PMOS transistor section 31
3 can be set separately. This allows
A method for manufacturing a semiconductor device capable of independently optimizing the performance of each transistor can be provided.
【００３０】次に、第２の実施例について説明する。図
１３は本発明の第２の実施例に係る半導体装置の一工程
を示す断面図、図１４乃至図１９は本発明の第２の実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。図１３に示すように、ＰＭＯＳトランジスタ５４
のシリコン層５６の厚さがＮＭＯＳトランジスタ５３の
シリコン層５５の厚さより薄く形成されていることは、
図１に示した第１の実施例と同じであるが、本実施例で
は、ＰＭＯＳトランジスタ５４の領域のＰ型単結晶シリ
コン基板５１上に形成されている酸化膜層５２の厚さが
ＮＭＯＳトランジスタ５３の領域の酸化膜層５２より厚
く形成されており、ＮＭＯＳトランジスタ５３のシリコ
ン層５５の表面とＰＭＯＳトランジスタ５４のシリコン
層５６の表面位置がほぼ水平になっている。言い換えれ
ば、ＮＭＯＳトランジスタ５３及びＰＭＯＳトランジス
タ５４の間の段差が、第１の実施例の場合よりも小さく
なっている。また、その他のゲート酸化膜５７、ゲート
電極５８、層間膜５９及びアルミ電極６０は第１の実施
例と同じように形成されている。Next, a second embodiment will be described. FIG. 13 is a cross-sectional view showing one step of a semiconductor device according to a second embodiment of the present invention, and FIGS. 14 to 19 are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. It is. As shown in FIG.
That the thickness of the silicon layer 56 of the NMOS transistor 53 is smaller than the thickness of the silicon layer 55 of the NMOS transistor 53,
This embodiment is the same as the first embodiment shown in FIG. 1, but in this embodiment, the thickness of the oxide film layer 52 formed on the P-type single crystal silicon substrate 51 in the region of the PMOS transistor 54 is smaller than that of the NMOS transistor. The surface of the silicon layer 55 of the NMOS transistor 53 and the surface of the silicon layer 56 of the PMOS transistor 54 are substantially horizontal. In other words, the step between the NMOS transistor 53 and the PMOS transistor 54 is smaller than in the case of the first embodiment. The other gate oxide film 57, gate electrode 58, interlayer film 59 and aluminum electrode 60 are formed in the same manner as in the first embodiment.
【００３１】従って、本実施例においては、第１の実施
例で述べた効果に加えて層間膜５９の平坦化が容易にな
るため、多層配線構造の大規模集積回路の場合には、配
線の信頼性を著しく向上できるという利点がある。ま
た、第２の実施例の構造では、酸化膜層５２の厚さは、
ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方
が厚くなっているため、ソース・ドレインの寄生容量を
さらに低減できて、回路の動作速度を向上できる利点が
ある。Accordingly, in the present embodiment, in addition to the effects described in the first embodiment, the planarization of the interlayer film 59 is facilitated. There is an advantage that reliability can be significantly improved. In the structure of the second embodiment, the thickness of the oxide film layer 52 is
Since the PMOS transistor is thicker than the NMOS transistor, there is an advantage that the parasitic capacitance of the source / drain can be further reduced and the operation speed of the circuit can be improved.
【００３２】次に、この第２の実施例に係る半導体装置
の製造方法を説明する。Next, a method of manufacturing the semiconductor device according to the second embodiment will be described.
【００３３】先ず、図１４に示すように、図１に示す工
程と同じ方法によりＰ型単結晶シリコン基板７１上に酸
化膜層７２及び単結晶シリコン層７３を順次形成してＳ
ＯＩ基板を形成する。First, as shown in FIG. 14, an oxide film layer 72 and a single-crystal silicon layer 73 are sequentially formed on a P-type single-crystal silicon substrate 71 by the same method as that shown in FIG.
An OI substrate is formed.
【００３４】次に、図１５に示すように、単結晶シリコ
ン層７３上に気相成長法により厚さ約１μｍのＣＶＤ酸
化膜７４を形成して、リソグラフィ技術によりＰＭＯＳ
トランジスタ部７６のＣＶＤ酸化膜７４の表面だけが露
出するようにフォトレジスト７５をパターニングする。
次に、このフォトレジスト７５をマスクとして、異方性
エッチング技術によりＰＭＯＳトランジスタ部７６のＣ
ＶＤ酸化膜７４だけを除去する。Next, as shown in FIG. 15, a CVD oxide film 74 having a thickness of about 1 μm is formed on the single crystal silicon layer 73 by a vapor phase growth method, and a PMOS is formed by a lithography technique.
The photoresist 75 is patterned so that only the surface of the CVD oxide film 74 of the transistor section 76 is exposed.
Next, using this photoresist 75 as a mask, the C
Only the VD oxide film 74 is removed.
【００３５】次に、図１６に示すように、フォトレジス
ト７５を除去して、基板全面に酸素イオン７７を注入す
る。酸素イオン注入の条件は、例えば、加速エネルギー
約２００ｋｅＶ及び注入量約０．３×１０18ｃｍ-2に設
定する。そして、ＣＶＤ酸化膜７４がマスクとなるた
め、酸素イオンはＰＭＯＳトランジスタ部７６の単結晶
シリコン層７３にのみ注入され、損傷層７８が形成され
る。また、この損傷層７８の内部には高濃度の酸素原子
が含まれるが、その濃度は表面から酸化膜層７２に向か
って急激に増加するような分布になっている。Next, as shown in FIG. 16, the photoresist 75 is removed, and oxygen ions 77 are implanted into the entire surface of the substrate. The oxygen ion implantation conditions are set, for example, at an acceleration energy of about 200 keV and an implantation dose of about 0.3 × 10 18 cm −2 . Then, since the CVD oxide film 74 serves as a mask, oxygen ions are implanted only into the single crystal silicon layer 73 of the PMOS transistor portion 76, and a damaged layer 78 is formed. Further, high concentration of oxygen atoms is contained in the inside of the damaged layer 78, and the concentration is distributed so as to increase rapidly from the surface toward the oxide film layer 72.
【００３６】次に、図１７に示すように、ＣＶＤ酸化膜
７４を除去して、図２で示した工程と同じ熱処理を施す
ことによって、損傷層７８の注入損傷を回復させる。こ
の熱処理中に、損傷層７８内部の酸素原子が再配列して
損傷層７８を内部から酸化するため、ＰＭＯＳトランジ
スタ部７６の酸化膜層７２の厚さが増加し、シリコン層
７３の厚さが減少する。酸化膜層７２の厚さの増加及び
シリコン層７３の厚さの減少は、図１６に示す工程にお
いて実施する酸素イオン注入の条件に依存する。この場
合には、例えば、酸化膜層７２の厚さは約８００Å増加
し、シリコン層７３の厚さは約５００Å減少する。この
段階は、第１の実施例の図６に示す工程に対応してい
る。Next, as shown in FIG. 17, the CVD oxide film 74 is removed and the same heat treatment as in the step shown in FIG. 2 is performed to recover the implantation damage of the damaged layer 78. During this heat treatment, oxygen atoms in the damaged layer 78 rearrange and oxidize the damaged layer 78 from the inside, so that the thickness of the oxide film layer 72 of the PMOS transistor portion 76 increases, and the thickness of the silicon layer 73 decreases. Decrease. The increase in the thickness of the oxide film layer 72 and the decrease in the thickness of the silicon layer 73 depend on the conditions of the oxygen ion implantation performed in the step shown in FIG. In this case, for example, the thickness of oxide film layer 72 increases by about 800 ° and the thickness of silicon layer 73 decreases by about 500 °. This step corresponds to the step shown in FIG. 6 of the first embodiment.
【００３７】次に、図１８に示すように第１の実施例の
図７に示す工程において説明した手順と同じ方法により
素子分離領域７９を形成し、ＮＭＯＳ部のシリコン層８
０とＰＭＯＳ部のシリコン層８１を分離する。Next, as shown in FIG. 18, an element isolation region 79 is formed by the same method as that described in the step shown in FIG. 7 of the first embodiment, and the silicon layer 8 of the NMOS portion is formed.
0 and the silicon layer 81 of the PMOS portion are separated.
【００３８】次に、図１９に示すように、各シリコン層
８０，８１上に第１の実施例と同様にしてゲート酸化膜
８２及びゲート電極８３を形成する。以降の工程は、第
１の実施例の場合と同様に実施して、図１３に示す本発
明の第２の実施例に係る半導体装置が完成する。Next, as shown in FIG. 19, a gate oxide film 82 and a gate electrode 83 are formed on each of the silicon layers 80 and 81 in the same manner as in the first embodiment. The subsequent steps are performed in the same manner as in the first embodiment, and the semiconductor device according to the second embodiment of the present invention shown in FIG. 13 is completed.
【００３９】本実施例方法においては、ＮＭＯＳトラン
ジスタ部８４領域のＣＶＤ酸化膜７４は除去せずにＰＭ
ＯＳトランジスタ部７６領域の単結晶シリコン層７３の
表面を露出させている。これにより、ＰＭＯＳトランジ
スタ部７６領域の単結晶シリコン層７３の内部だけに酸
素イオンを注入して熱処理を施し酸化膜層７２の厚さを
増すことができる。従って、ＰＭＯＳ部のシリコン層８
１の厚さを、ＮＭＯＳ部のシリコン層８０の厚さよりも
薄くすることができ、また、各シリコン層８０，８１の
表面位置を水平にすることができる。In the method of this embodiment, the PM oxide film 74 in the region of the NMOS transistor portion 84 is not removed without removing the PM oxide film 74.
The surface of the single crystal silicon layer 73 in the region of the OS transistor portion 76 is exposed. Thereby, heat treatment is performed by implanting oxygen ions only in the single crystal silicon layer 73 in the PMOS transistor portion 76 region, so that the thickness of the oxide film layer 72 can be increased. Therefore, the silicon layer 8 of the PMOS portion
1 can be made thinner than the thickness of the silicon layer 80 in the NMOS portion, and the surface positions of the silicon layers 80 and 81 can be made horizontal.
【００４０】[0040]
【発明の効果】以上説明したように、本発明は、ＳＯＩ
基板上におけるＮＭＯＳトランジスタ部の単結晶シリコ
ン薄膜の厚さ及びＰＭＯＳトランジスタ部の単結晶シリ
コン薄膜の厚さを独立に設定することによって、各トラ
ンジスタの性能を個別的に最適化できるため、通常の単
結晶シリコン基板上では極めて困難になりつつあるＰＭ
ＯＳトランジスタの超微細化が可能になり、これによ
り、ＰＭＯＳトランジスタの特性を著しく向上できる結
果、ＣＭＯＳ回路の動作速度を飛躍的に向上することが
できる。また、ＳＯＩ基板は、素子間分離特性が飛躍的
に向上し、かつラッチアップ現象を完全に抑制できるた
め、本発明によれば、通常のシリコン基板では実現不可
能な、信頼性が飛躍的に向上した超高密度の超高速集積
回路を実現できる半導体装置の製造方法を提供すること
ができる。As described above, the present invention provides an SOI
By independently setting the thickness of the single-crystal silicon thin film of the NMOS transistor portion and the thickness of the single-crystal silicon thin film of the PMOS transistor portion on the substrate, the performance of each transistor can be individually optimized. PM that is becoming extremely difficult on crystalline silicon substrates
The OS transistor can be miniaturized. As a result, the characteristics of the PMOS transistor can be remarkably improved. As a result, the operation speed of the CMOS circuit can be remarkably improved. In addition, since the SOI substrate has a remarkable improvement in element isolation characteristics and can completely suppress the latch-up phenomenon, according to the present invention, reliability which cannot be realized with a normal silicon substrate is dramatically improved. it is possible to provide a manufacturing method of the semiconductor equipment that can achieve ultra-high density ultra-high speed integrated circuits with improved.
【図１】本発明の第１の実施例に係る半導体装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first example of the present invention.
【図２】本発明の第１の実施例に係る半導体装置の製造
方法における一工程を示す断面図である。FIG. 2 is a cross-sectional view showing one step in a method for manufacturing a semiconductor device according to the first example of the present invention.
【図３】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 3 is a sectional view showing another step of the embodiment.
【図４】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 4 is a cross-sectional view showing another process of the embodiment method.
【図５】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 5 is a cross-sectional view showing another process of the embodiment method.
【図６】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 6 is a sectional view showing another step of the embodiment.
【図７】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 7 is a sectional view showing another step of the embodiment method.
【図８】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 8 is a sectional view showing another step of the embodiment method.
【図９】同じくその実施例方法における他の一工程を示
す断面図である。FIG. 9 is a sectional view showing another step of the embodiment method.
【図１０】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 10 is a cross-sectional view showing another step of the embodiment method.
【図１１】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 11 is a sectional view showing another step of the embodiment.
【図１２】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 12 is a sectional view showing another step of the embodiment.
【図１３】本発明の第２の実施例に係る半導体装置を示
す断面図である。FIG. 13 is a sectional view showing a semiconductor device according to a second example of the present invention.
【図１４】本発明の第２の実施例に係る半導体装置の製
造方法における一工程を示す断面図である。FIG. 14 is a cross-sectional view showing one step in a method for manufacturing a semiconductor device according to a second example of the present invention.
【図１５】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 15 is a sectional view showing another step of the embodiment.
【図１６】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 16 is a cross-sectional view showing another step of the embodiment method.
【図１７】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 17 is a cross sectional view showing another step of the embodiment.
【図１８】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 18 is a sectional view showing another step of the embodiment.
【図１９】同じくその実施例方法における他の一工程を
示す断面図である。FIG. 19 is a sectional view showing another step of the embodiment method.
１１，２１，５１，７１；Ｐ型単結晶シリコン基板 １２，２２，５２，７２；酸化膜層 ２３，７３；単結晶シリコン層 ７４；ＣＶＤ酸化膜 ２４，２８，２９；熱酸化膜 ２５；窒化膜 １３，５３；ＮＭＯＳトランジスタ ２６，８４；ＮＭＯＳトランジスタ部 ２７，３２，３３，３５，７５；フォトレジスト ７７；酸素イオン ７８；損傷層 ３０，７９；素子分離領域 １５，５５，８０；ＮＭＯＳ部のシリコン層 １６，５６，８１；ＰＭＯＳ部のシリコン層 １４，５４；ＰＭＯＳトランジスタ ３１，７６；ＰＭＯＳトランジスタ部 ３４；ボロンイオン ３６；リンイオン １８，３８，５８，８３；ゲート電極 １７，３７，５７，８２；ゲート酸化膜 ７，３９；側壁 ９，４０；ｎ+ 型拡散層 ８，４１；ｐ+ 型拡散層 １９，４２，５９；層間膜 ２０，４３，６０；アルミ電極11, 21, 51, 71; P-type single-crystal silicon substrate 12, 22, 52, 72; oxide film layers 23, 73; single-crystal silicon layer 74; CVD oxide films 24, 28, 29; thermal oxide film 25; Films 13, 53; NMOS transistors 26, 84; NMOS transistor portions 27, 32, 33, 35, 75; photoresist 77; oxygen ions 78; damaged layers 30, 79; element isolation regions 15, 55, 80; Silicon layers 16, 56, 81; silicon layers 14, 54 in the PMOS section; PMOS transistors 31, 76; PMOS transistor section 34; boron ions 36; phosphorus ions 18, 38, 58, 83; gate electrodes 17, 37, 57, 82 ; gate oxide film 7,39; sidewalls 9,40; n + -type diffusion layer 8,41; p + -type diffusion layer 19,42,59; layer Film 20,43,60; aluminum electrode
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/336 H01L 29/786──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 27/092 H01L 21/336 H01L 29/786
Claims (1)
たＳＯＩ基板の前記単結晶シリコン薄膜上に第１の熱酸
化膜を形成する工程と、ＮＭＯＳトランジスタ部を含む
第１の領域の前記第１の熱酸化膜は除去せずにＰＭＯＳ
トランジスタ部を含む第２の領域の前記第１の熱酸化膜
だけを除去して前記第２の領域の単結晶シリコン薄膜の
表面だけを露出させる工程と、前記第２の領域の単結晶
シリコン薄膜の内部に酸素イオンを注入する工程と、前
記第２の領域の単結晶シリコン薄膜の一部を熱処理を施
して酸化させることにより前記第２の領域の単結晶シリ
コン薄膜の厚さを前記第１の領域の単結晶シリコン薄膜
の厚さよりも薄くすると同時に、前記第２の領域の単結
晶シリコン薄膜の下の絶縁膜の厚さを前記第１の領域の
単結晶シリコン薄膜の下の絶縁膜の厚さよりも厚くする
工程とを有することを特徴とする半導体装置の製造方
法。A step of forming a first thermal oxide film on the single-crystal silicon thin film of the SOI substrate having a single-crystal silicon thin film formed on an insulator; and forming a first thermal oxide film on the first region including an NMOS transistor portion. 1 without removing the thermal oxide film
Removing only the first thermal oxide film in the second region including the transistor portion to expose only the surface of the single crystal silicon thin film in the second region; and removing the single crystal silicon thin film in the second region. Implanting oxygen ions into the inside of the first region, and performing heat treatment to oxidize a part of the single crystal silicon thin film in the second region to reduce the thickness of the single crystal silicon thin film in the second region to the first region. At the same time as the thickness of the single-crystal silicon thin film in the second region,
Thickness of the insulating film below the polycrystalline silicon thin film
Making the insulating film thicker than the thickness of the insulating film below the single-crystal silicon thin film .
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1992
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