JP2839368B2 - High speed complementary field effect transistor logic circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 本発明の分野 本発明は、集積回路中に使用され得る種類のディジタ
ル論理回路に関するもので、更に詳しく云えば、高速、
高密度、低電力の相補形電界効果トランジスタ論理回路
に関する。Description: FIELD OF THE INVENTION The present invention relates to digital logic circuits of the type that can be used in integrated circuits, and more particularly to high speed,
The present invention relates to a high-density, low-power complementary field effect transistor logic circuit.
本発明の背景 相補形電界効果トランジスタ（FET）論理回路、及び
特に相補形金属酸化物半導体（CMOS）論理回路は、高密
度集積回路ロジックに対し近来益々普及して来ており、
それには種々の理由があるが、とりわけその高密度と低
電力消費の故である。典型的なCMOS論理ゲートが、タケ
モトによる米国特許第3,911,289号「MOS形半導体ICデバ
イス（MOS Type Semiconductor IC Device）」の図１に
示されている。CMOS論理ゲートは典型的に、多数の並列
に接続された第１導電形のFETを持つ駆動段階と、同じ
く多数の直列に接続された反対の導電形のFETを持つ負
荷段階とを持っている。各論理信号入力は、１対のトラ
ンジスタ、すなわち一つは駆動トランジスタでもう一つ
は負荷トランジスタに、同時に与えられる。BACKGROUND OF THE INVENTION Complementary field effect transistor (FET) logic circuits, and especially complementary metal oxide semiconductor (CMOS) logic circuits, have recently become increasingly popular for high density integrated circuit logic.
There are various reasons for this, especially due to its high density and low power consumption. A typical CMOS logic gate is shown in FIG. 1 of Takemoto, U.S. Pat. No. 3,911,289, "MOS Type Semiconductor IC Device". CMOS logic gates typically have a drive stage having a number of parallel-connected FETs of the first conductivity type and a load stage also having a number of FETs of the opposite conductivity type connected in series. . Each logic signal input is simultaneously applied to a pair of transistors, one to the drive transistor and the other to the load transistor.
不都合なことには、在来形のCMOS論理ゲート中に直列
に接続された負荷トランジスタは、トグル・レートすな
わちゲートのスイッチング速度を減少させ、またゲート
に適用され得る入力（「ファン・イン（fan−in）」と
呼ばれるもの）の数をも減少させる。これらの問題点を
克服するために、「全並列（all parallel）」CMOS論理
ゲート設計が既に提案されている。例えば、上述の米国
特許第3,911,289号の図3Aは１つの全並列論理ゲートを
開示しており、該全並列論理ゲートでは直列負荷トラン
ジスタが、MOSトランジスタ又は抵抗であり得る１番目
の負荷と、駆動段階のトランジスタとは反対の導電形の
MOSトランジスタを含む２番目の負荷とで置き換えられ
ている。該１番目と２番目の負荷は並列に接続されてい
る。相補形MOSインバータもまた、駆動段階の出力と電
圧源との間に設けられる。類似の構造が、吉田による特
開昭第60−236,322号「MOSトランジスタ回路」に開示さ
れている。Unfortunately, a load transistor connected in series in a conventional CMOS logic gate reduces the toggle rate, ie, the switching speed of the gate, and also has an input ("fan-in") that can be applied to the gate. −in) ”). To overcome these problems, "all parallel" CMOS logic gate designs have already been proposed. For example, FIG. 3A of the above-mentioned U.S. Pat. No. 3,911,289 discloses one all-parallel logic gate in which the series load transistor has a first load, which can be a MOS transistor or a resistor, Of the opposite conductivity type to the stage transistor
It has been replaced with a second load that includes a MOS transistor. The first and second loads are connected in parallel. A complementary MOS inverter is also provided between the output of the driving stage and the voltage source. A similar structure is disclosed by Yoshida in Japanese Patent Application Laid-Open No. 60-236,322, "MOS transistor circuit".
従来技術の「全並列」FETトランジスタ論理回路は、
基本的CMOS論理ゲートに若干の改良を加えてはいるが、
性能の改良は２つの要因のうちの１つについてなされた
に過ぎない。更にまた、分離した「プル・アップ（pull
−up）」回路は、入力信号に応じてゲートの出力電圧を
上げることが必要である。抵抗又は付加したトランジス
タの形をとるこれらのプル・アップ回路は、論理ゲート
の回路の複雑さを上乗せし、またそれに対する電力消費
も増加させる。Prior art "all-parallel" FET transistor logic circuits
Although we have made some improvements to the basic CMOS logic gate,
Performance improvements have been made in only one of two factors. Furthermore, a separate "pull up"
-Up) "circuit requires increasing the output voltage of the gate in response to the input signal. These pull-up circuits, in the form of resistors or additional transistors, add to the complexity of the logic gate circuit and also increase the power consumption for it.
全並列FETロジックの応答を、余分なプル・アップ電
力を必要とすることなしに改良しようとする試みは、既
になされている。例えば、ショウジによる米国特許第4,
649,296号「総合CMOSスタティック論理ゲート（Synthet
ic CMOS Static Logic Gates）」を参照されたい。しか
し、ショウジの特許に示されているように、１ゲート当
たり多数のデバイスを用いる高度に複雑な回路が必要と
されるので、CMOSロジックの高密度という利点が打ち消
されてしまう。プル・アップ回路の改良の別の試みもな
されている。例えば、カニンストラ他（Canninstra et
al.）による米国特許第4,053,792号「低電力相補形電界
効果トランジスタ（CFET）論理回路（Low Power Comple
mentary Field Effect Transistor（CFET）Logic Circu
it）」を参照されたい。そこでは受動的な抵抗の代わり
に能動的なプル・アップ・デバイスが用いられている。
しかし、このデバイスは直列負荷トランジスタを持つの
で、「全並列ロジック」というアプローチの利点が打ち
消される。Attempts have been made to improve the response of all parallel FET logic without the need for extra pull-up power. For example, U.S. Pat.
No. 649,296, "Comprehensive CMOS Static Logic Gate (Synthet
ic CMOS Static Logic Gates) ". However, as shown in the Shoji patent, the need for highly complex circuits using a large number of devices per gate negates the high density advantage of CMOS logic. Other attempts have been made to improve the pull-up circuit. For example, Kaninstra et al.
al.) U.S. Patent No. 4,053,792 to Low Power Complementary Field Effect Transistor (CFET) Logic.
mentary Field Effect Transistor (CFET) Logic Circu
it) ”. There, active pull-up devices are used instead of passive resistors.
However, since this device has series-loaded transistors, the benefits of the "all-parallel logic" approach are negated.
米国特許第4,390,988号は、共通出力37と複数の論理
信号入力X1,X2,及びXMとの間に接続される複数の駆動段
階FETである25,27,及び29を持つマルチプレクサーを開
示している。また、“IBM Technical Disclosure Bulle
tin"誌Vol.28,No.6,1985年11月号の第2576〜2577頁に、
単一端カスコード電圧スイッチ（CVS）で使用するT3及
びT4における相補形インバータが記載されている。U.S. Pat.No. 4,390,988 discloses a multiplexer having a plurality of drive stage FETs 25, 27, and 29 connected between a common output 37 and a plurality of logic signal inputs X1, X2, and XM. I have. Also, see the “IBM Technical Disclosure Bulle
tin "Magazine Vol.28, No.6, November 1985, pages 2576-2577,
Complementary inverters at T3 and T4 for use in a single-ended cascode voltage switch (CVS) are described.
発明の概要 それ故に、本発明の目的は、高速、高密度、低電力消
費のFET論理回路を提供することである。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a high speed, high density, low power consumption FET logic circuit.
本発明のもう１つの目的は、全並列FET論理回路を提
供することである。Another object of the present invention is to provide an all-parallel FET logic circuit.
本発明の更にもう１つの目的は、電力を多く消費する
プル・アップ回路を必要としないFET論理回路を提供す
ることである。Yet another object of the present invention is to provide a FET logic circuit that does not require a power consuming pull-up circuit.
論理入力信号を受信するため少なくとも１つの制御電
極を持つ少なくとも１つの第１導電形のFETを含んでい
る駆動段階を有するFET論理回路により、これらの目的
及びその他の目的は本発明に従って適えられる。駆動段
階のFETは、共通出力と１番目の電位レベルとの間に接
続される。また、第２導電形の負荷FETが設けられ、
「反転したドライブ・フォロワ」配置中の２番目の電位
と共通出力との間に接続される。１番目の電位レベルと
２番目の電位レベルとの間に直列に接続された第１導電
形のFETと第２導電形のFETを有する相補形FETインバー
タも設けられ、この相補形インバータの出力は負荷FET
の制御電極に接続される。These and other objects are met in accordance with the present invention by an FET logic circuit having a driving stage that includes at least one first conductivity type FET having at least one control electrode for receiving a logic input signal. . The driving stage FET is connected between the common output and the first potential level. Also, a load FET of the second conductivity type is provided,
Connected between the second potential in the "inverted drive follower" arrangement and the common output. There is also provided a complementary FET inverter having a first conductivity type FET and a second conductivity type FET connected in series between the first potential level and the second potential level, and the output of the complementary inverter is Load FET
Are connected to the control electrodes of
本発明によれば、この相補形FETインバータの電圧転
移機能は、在来形の対称相補形インバータの設計とは違
って故意に歪めてある。更に詳しく云えば、上記第１導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積を、上記第２導電形のイン
バータFETの、キャリアの可動性とチャネルの幅の長さ
に対する比との積よりも十分に大きくして、それによ
り、上記１番目及び２番目の電位レベルに関して対称転
移機能からは逸脱しているところの、上記相補形FETイ
ンバータに対する電圧転移機能を達成する。好適実施例
では、この差は４という因数である。In accordance with the present invention, the voltage transfer function of this complementary FET inverter is deliberately distorted, unlike conventional symmetric complementary inverter designs. More specifically, the product of the mobility of the carrier and the ratio of the width of the channel of the inverter FET of the first conductivity type to the mobility of the carrier and the channel width of the channel of the inverter FET of the second conductivity type. The voltage transfer for the complementary FET inverter, which is sufficiently larger than the product of the ratio of the width to the length, thereby deviating from the symmetric transfer function with respect to the first and second potential levels. Achieve the function. In the preferred embodiment, this difference is a factor of four.
本発明の相補形インバータの電圧転移関数を歪めるこ
とによって、論理ゲートに対する電圧リフト・オフ間隔
が劇的に減少し、それによりゲートの速度は改善され
る。更にまた、もし反転したドレイン・フォロワが消耗
モードFETであるならば、余分なプル・アップ・トラン
ジスタ又は抵抗は必要でなくなる。消耗モードFETは、
スナップ・オフを制御するため支持電流を給することに
より全体リフト・オフ機能を具備する。それによって電
力消費は減少するが、高速度と少ないデバイス数とは確
保される。論理和（OR）回路及び論理積（AND）回路を
設けることもできる。By distorting the voltage transfer function of the complementary inverter of the present invention, the voltage lift-off interval for the logic gate is dramatically reduced, thereby improving the speed of the gate. Furthermore, if the inverted drain follower is a wear mode FET, no extra pull-up transistor or resistor is needed. The wear mode FET is
A total lift-off function is provided by supplying a support current to control the snap-off. This reduces power consumption but ensures high speed and low device count. A logical sum (OR) circuit and a logical product (AND) circuit can be provided.
本発明のもう１つの実施例によれば、第２導電形の２
番目の負荷FETを設けることもでき、これは２番目の電
位レベルと共通出力との間に接続され、また該２番目の
負荷の制御電極は駆動段階FETの制御電極のいずれか１
つに接続されている。２番目の負荷FETは、適切な制御
電極が活動状態の時にはリフト・オフ電流のみを給し、
それは休止状態の電力消費を最小にするが、スイッチン
グ速度は増大する。エンハンスメント・モードのトラン
ジスタを使用するのが好適である。According to another embodiment of the present invention, the second conductivity type 2
A second load FET may also be provided, which is connected between the second potential level and the common output, and wherein the control electrode of the second load is any one of the control electrodes of the drive stage FET.
Connected to one. The second load FET supplies only the lift-off current when the appropriate control electrode is active,
It minimizes dormant power consumption but increases switching speed. Preferably, an enhancement mode transistor is used.
本発明の更にもう１つの実施例によれば、２番目の相
補形FETインバータが設けられ、そこでは電圧転移関数
は対称形すなわち歪められないで維持している。この２
番目のインバータは１番目のインバータと並列に接続さ
れて、該２番目のインバータの出力は２番目の負荷FET
の制御電極に、またその入力は１番目の負荷FETの制御
電極に接続される。２番目のインバータを用いること
は、論理ゲートに対して相補出力（すなわち否定論理積
−NAND−及び否定論理和−NOR−）をも供給する。According to yet another embodiment of the present invention, a second complementary FET inverter is provided, wherein the voltage transfer function is maintained symmetric, ie, undistorted. This 2
The second inverter is connected in parallel with the first inverter, and the output of the second inverter is the second load FET
And its input is connected to the control electrode of the first load FET. Using a second inverter also provides complementary outputs (i.e., NAND and -NOR-) to the logic gates.
２番目の負荷FETは多重ゲートFETを有することがで
き、該多重ゲートFETのゲート電極のそれぞれ１つは駆
動段階FETの制御電極のそれぞれ１つに接続している。
この実施例では、直列多重ゲート負荷FETのためにスイ
ッチング速度は些か遅くなるけれども、本来的に消費電
力が０となる。多重ゲートFETとFETの直列並列配置との
いずれか一方又は双方もまた、駆動段階のトランジスタ
の少なくとも１つに代替することができ、それにより複
雑な論理関数を実行する「マトリクス論理」回路が設け
られる。The second load FET may comprise a multiple gate FET, each one of the gate electrodes of the multiple gate FET being connected to a respective one of the control electrodes of the drive stage FET.
In this embodiment, the switching speed is slightly reduced because of the series multiple gate load FET, but the power consumption is essentially zero. Either or both of the multi-gate FET and the series-parallel arrangement of FETs can also be replaced by at least one of the transistors in the drive stage, thereby providing a "matrix logic" circuit that performs complex logic functions. Can be
図面の簡単な説明 図１は、本発明によるFET論理和回路の概略回路図で
ある。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic circuit diagram of a FET OR circuit according to the present invention.
図２は、本発明によるFET論理積回路の概略回路図で
ある。FIG. 2 is a schematic circuit diagram of the FET AND circuit according to the present invention.
図３は、本発明によるFET論理和回路の一つの代替実
施例の概略回路図である。FIG. 3 is a schematic circuit diagram of an alternative embodiment of the FET OR circuit according to the present invention.
図４は、本発明によるFET論理和回路のもう一つの代
替実施例の概略回路図である。FIG. 4 is a schematic circuit diagram of another alternative embodiment of the FET OR circuit according to the present invention.
図５は、本発明のFET論理和回路の更にもう一つの代
替実施例の概略回路図である。FIG. 5 is a schematic circuit diagram of yet another alternative embodiment of the FET OR circuit of the present invention.
図６は、本発明によるFETマトリクス論理回路の概略
回路図である。FIG. 6 is a schematic circuit diagram of an FET matrix logic circuit according to the present invention.
図７は、本発明によるFETマトリクス論理回路の一つ
の代替実施例の概略回路図である。FIG. 7 is a schematic circuit diagram of one alternative embodiment of the FET matrix logic circuit according to the present invention.
図8A−図8Bは、本発明による相補形FETインバータの
転移関数を説明する図である。8A and 8B are diagrams illustrating a transfer function of the complementary FET inverter according to the present invention.
図９は、本発明による反転したドレイン・フォロワ負
荷トランジスタの電流電圧転移関数を説明する図であ
る。FIG. 9 is a diagram illustrating a current-voltage transfer function of an inverted drain-follower load transistor according to the present invention.
図10は、本発明のFET論理回路に対するスイッチング
・ダイアグラムを説明する図である。FIG. 10 is a diagram illustrating a switching diagram for the FET logic circuit of the present invention.
図11は、本発明のFET論理回路の、支持電流の特性及
び反転したドレイン・フォロワ負荷トランジスタの電流
特性の重畳を説明する図である。FIG. 11 is a diagram for explaining the superposition of the characteristic of the supporting current and the current characteristic of the inverted drain-follower load transistor in the FET logic circuit of the present invention.
本発明の詳細な説明 本発明は、付随する図面を参照し、以下にもっと十分
に記述されるであろう、そしてその図面の中には発明の
好適な実施例が示されている。しかしながら、この発明
は、多くの異なった形で具体化されるかも知れない、そ
してここに述べる実施例に限定されると解釈されるべき
でない；むしろ、この実施例は、この発表が詳細かつ完
全であり、その技術の当業者に発明の範囲を伝えるつも
りであるように準備される。同じ番号がずっと同じエレ
メントに付される。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. However, the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein; rather, the embodiments are not to be construed as limiting the details of this disclosure. And be prepared to convey the scope of the invention to those skilled in the art. The same number is always assigned to the same element.
図１に従うFET論理和合回路10が、以下に記述され
る。図１のその回路は、複数のＮ形FET11a−11nで構成
する駆動段階を包含する。駆動段階FET11の各々は、受
信論理入力信号のための制御電極12a−12nを包含する。
駆動段階FET11（複数）は大地電位と共通出力16の間に
並列に接続される。駆動段階FET（複数）は、制御電極1
2a−12nの電位が大地電位に近づいたときに、被誘導チ
ャンネルを持つエンハンスメント形FETであることがむ
しろ望ましい。Ｐ形負荷FET13は電力供給電位Vddと共通
出力16の間で、反転したドレイン・フォロワ配置に接続
される。論理ゲート10もまた、Ｐ形トランジスタ14aと
Ｎ形トランジスタ14bを包含している相補形FETインバー
タ14を包含する。本発明によれば、トランジスタ14aと1
4bの設計パラメータはゆがんだ相補形インバータ電圧移
送機能が作られるようにゆがまされる。このゆがまされ
た電圧転移関数は、以下に詳細に記述されるであろう様
に、劇的に、リフト・オフ間隔を減少する、そして別の
プル・アップ・トランジスタの必要を除去する。相補形
FETインバータ14もまた「カップリング・インバータ」
の様にいるかも知れない。The FET OR circuit 10 according to FIG. 1 is described below. The circuit of FIG. 1 includes a driving stage consisting of a plurality of N-type FETs 11a-11n. Each of the drive stage FETs 11 includes control electrodes 12a-12n for a received logic input signal.
Drive stage FETs 11 are connected in parallel between ground potential and common output 16. The driving stage FETs are connected to the control electrode 1
It is rather desirable to be an enhancement type FET having a guided channel when the potential of 2a-12n approaches ground potential. A P-type load FET 13 is connected between the power supply potential V dd and the common output 16 in an inverted drain follower arrangement. Logic gate 10 also includes a complementary FET inverter 14 that includes a P-type transistor 14a and an N-type transistor 14b. According to the invention, transistors 14a and 1a
The design parameters of 4b are distorted such that a distorted complementary inverter voltage transfer function is created. This distorted voltage transfer function dramatically reduces the lift-off interval and eliminates the need for a separate pull-up transistor, as will be described in detail below. Complementary type
FET inverter 14 is also a “coupling inverter”
You may be like.
なお、図１を参照して、相補形FETインバータ14は、
論理ゲート10の出力である相補形インバータ14の出力17
を伴って、Vddと地気の間に連続的に接続される。出力1
7もまた反転したドレイン・フォロワ負荷トランジスタ1
3のゲート13aに接続される。相補形インバータのゲート
15aと15bもまた共通出力16に接続される。Note that, with reference to FIG.
Output 17 of complementary inverter 14, which is the output of logic gate 10.
Is connected continuously between Vdd and the earth. Output 1
7 is also an inverted drain follower load transistor 1
3 is connected to the gate 13a. Complementary inverter gate
15a and 15b are also connected to common output 16.
本発明によれば、FET14bのキャリヤの可動性と、チャ
ネル幅と長さとの比との積は、そのタイプのFET14aのキ
ャリヤの可動性と、幅と長さとの比との積よりも、相当
により大きく作られる。換言すれば、μはキャリヤ移動
度、Ｚはチャネル幅、Ｌは夫々トランジスタ14aおよび1
4bのチャネルの長さであるとすれば、μ14bZ14b/L14b＞
＞μ14aZ14a/L14aである。カップリング・インバータ14
の電圧転移関数を故意にゆがめることにより、500MHzあ
るいはより大きなスイッチング速度を得ることができ
る、そしてそれは、たとえば設計が前述の米国特許第3,
911,289号の中に明らかにされた、従来技術の全並列論
理設計よりも５倍あるいはそれ以上の率である。ゆがめ
られた相補形インバータ設計もまた、電力の浪費を増や
しそしてFET論理回路のスイッチング速度を減らすとこ
ろのリフト・オフ電流の必要を劇的に最小にする。According to the present invention, the product of the mobility of the carrier of FET 14b and the ratio of the channel width to the length is considerably greater than the product of the mobility of the carrier of the type FET 14a and the ratio of the width to the length. Made larger. In other words, μ is the carrier mobility, Z is the channel width, and L is the transistors 14a and 1a, respectively.
Assuming a channel length of 4b, μ 14b Z 14b / L 14b >
> Μ 14a Z 14a / L 14a . Coupling inverter 14
By intentionally distorting the voltage transfer function of U.S. Pat.
It is five times or more higher than the prior art all-parallel logic design disclosed in 911,289. The distorted complementary inverter design also dramatically minimizes the need for lift-off current in increasing power waste and reducing the switching speed of the FET logic.
次に図２に言及する、本発明によるFET論理積回路が
示される。図２の回路は、Ｎ形デバイスとＰ形デバイス
が交換され、地気がVddとなり及びその逆となることを
除いて、図１の回路と全く同じであることが見られるで
あろう。その技術の当業者によく知られているように、
Ｎ形チャンネル・トランジスタは、動作可能な論理レベ
ルで電流がながされ、動作不可能な論理レベルで電流が
閉ざされる、ところが一方Ｐ形チャネル・トランジスタ
は動作可能な論理レベルで電流がとざされ、動作不可能
な論理レベルで電流が流される。それ故に、図２の回路
は論理積機能を用意する。図１の関係の中で記述した、
トランジスタ14aおよび14bのゆがめられたインバーター
設計もまた図２の論理積回路の中に用意される。Referring now to FIG. 2, there is shown a FET AND circuit according to the present invention. It will be seen that the circuit of FIG. 2 is exactly the same as the circuit of FIG. 1 except that the N-type and P-type devices are swapped and the ground becomes V dd and vice versa. As is well known to those skilled in the art,
N-channel transistors conduct current at operable logic levels and shut off at inoperable logic levels, while P-channel transistors conduct current at operable logic levels. , A current flows at an inoperable logic level. Therefore, the circuit of FIG. 2 provides an AND function. As described in the relationship of FIG.
A distorted inverter design of transistors 14a and 14b is also provided in the AND circuit of FIG.
次に図３に言及する、本発明による論理和回路の代替
実施例が示される。図３ないし図７の回路の各々は、Ｎ
形デバイスとＰ形デバイス、および電圧端子を交換する
ことによって、論理積形状の中に用意され得る、という
ことはその技術の当業者によって認められるであろう。
図３の回路は、負荷のリフト・オフ・トランジスタ18が
用意されることを除いて図１の回路と全く同じである、
そしてそれのゲート18aは駆動段階FET（複数）のゲート
12の一つに接続される。図３の中で、ゲート18aはゲー
ト12bに接続されることが示される。本発明によれば、
リフト・オフ・トランジスタ18は、論理回路のスイッチ
ング速度が増加している間、接続された論理ゲート12b
が論理積ゲートのために開き論理和ゲートのために閉じ
る間、そして単にその間だけ、活性化され、それにより
無駄な電力の浪費を最小にしている。Referring now to FIG. 3, there is shown an alternative embodiment of the OR circuit according to the present invention. Each of the circuits of FIGS.
It will be appreciated by those skilled in the art that by replacing the P-type and P-type devices and voltage terminals, they can be prepared in an AND configuration.
The circuit of FIG. 3 is identical to the circuit of FIG. 1 except that a load lift-off transistor 18 is provided.
And its gate 18a is the gate of the drive stage FET (s)
Connected to one of the twelve. In FIG. 3, it is shown that gate 18a is connected to gate 12b. According to the present invention,
The lift-off transistor 18 is connected to the connected logic gate 12b while the switching speed of the logic circuit is increasing.
Are activated during and only during the opening for the AND gate and only for the OR gate, thereby minimizing wasted power waste.
次に図４に言及する、論理和回路のもう１つの代替実
施例が用意される。この回路は、第二のカップリング・
インバータ19と２番目の負荷トランジスタ21が用意され
ることを除いて、図１の回路と全く同じである。カップ
リング・インバータ19はＰ形トランジスタ19aとＮ形ト
ランジスタ19bより成る、そしてそれのゲート20aと20b
は反転したドレイン・フォロワ13のゲート13aにつなが
れる。２番目のカップリング・インバータ19の出力22
は、それ自身が電力空電圧Vddと共通出力16との間に接
続されるところの２番目の反転したドレイン・フォロワ
21に接続される。それ故に、論理ゲート10のために相補
出力22が用意される。本発明によれば、インバータ19の
電圧転移関数は、ゆがまされない；即ち、トランジスタ
設計パラメータは、そのために電圧転移関数が計画的に
ゆがまされるカップリング・インバータ14と対比する
と、実質的に類似している。Referring now to FIG. 4, another alternative embodiment of the OR circuit is provided. This circuit is the second coupling
It is exactly the same as the circuit of FIG. 1, except that an inverter 19 and a second load transistor 21 are provided. Coupling inverter 19 comprises a P-type transistor 19a and an N-type transistor 19b, and its gates 20a and 20b
Is connected to the gate 13a of the inverted drain follower 13. Output 22 of second coupling inverter 19
Is a second inverted drain follower which is itself connected between the power supply voltage Vdd and the common output 16.
Connected to 21. Therefore, a complementary output 22 is provided for logic gate 10. According to the present invention, the voltage transfer function of the inverter 19 is not distorted; that is, the transistor design parameters are substantially similar when compared to the coupling inverter 14 for which the voltage transfer function is deliberately distorted. ing.
次に図５に言及する、ハイブリッド論理回路は、多重
ゲート・リフト・オフ・トランジスタ23が準備されるこ
とを除いて、図３と全く同じであることが例証される。
好適実施例の中では、多重ゲート・リフト・オフ・トラ
ンジスタ23は、1991年１月８日に登録された米国特許第
4,984,043号及び1991年２月５日に登録された米国特許
第4,990,974号の２件の、いずれも題名が“Fermi Thres
hold Field Effect Transistor"という米国特許に開示
されているように、フェルミFETである。これらの開示
は参照文献として茲に引用される。上記米国特許第4,99
0,974号で説明されているように、多ゲート・フェルミF
ETは、高速、高密度デバイスを用意するために、接触金
属の必要のない拡散レールを設けることができる。多ゲ
ート・フェルミFETトランジスタ23のゲート23a−23nは
駆動段階トランジスタ11a−11nの夫々のゲート12a−12n
に接続される。多重ゲート・フェルミFET23のソースと
ドレインは電力供給Vddと共通出力16の間に接続され
る。連続的なフェルミFETは、連続的なゲート構造がリ
フト・オフ電流を低くするので、デバイスのスイッチン
グ速度をわずかに低下させる。しかしながら、連続的な
フェルミFET23の中のリフト・オフ電流はゲート23a−23
nのすべてが閉じられたときだけ流れるので、すべての
無駄な電力浪費は除かれる。それ故に、全電力の消費
は、わずかな速度の不利益で、大いに縮小される。図５
の「混成（hybrid）」並列論理は、それにより、高いス
イッチング・レートを維持する間、コンポネント費用の
余り多くない増加で、すべての無駄な直流電力を除去す
る。Referring next to FIG. 5, the hybrid logic circuit is illustrated to be exactly the same as FIG. 3, except that a multiple gate lift-off transistor 23 is provided.
In the preferred embodiment, multiple gate lift-off transistor 23 is disclosed in U.S. Pat.
No. 4,984,043 and U.S. Pat. No. 4,990,974, filed Feb. 5, 1991, both entitled "Fermi Thres
Fermi FETs, as disclosed in the US Patent Hold Field Effect Transistor. These disclosures are hereby incorporated by reference.
Multi-gate Fermi F, as described in No. 0,974
ET can provide diffusion rails without the need for contact metal to provide high speed, high density devices. Gates 23a-23n of multi-gate Fermi-FET transistor 23 are connected to respective gates 12a-12n of drive stage transistors 11a-11n.
Connected to. The source and drain of the multiple gate Fermi-FET 23 are connected between the power supply Vdd and the common output 16. A continuous Fermi-FET slightly reduces the switching speed of the device because the continuous gate structure lowers the lift-off current. However, the lift-off current in the continuous Fermi-FET 23 is reduced by the gates 23a-23
All wasteful power waste is eliminated, since it flows only when all of n are closed. Therefore, the total power consumption is greatly reduced with a slight speed penalty. FIG.
The "hybrid" parallel logic thereby eliminates all wasted DC power at a modest increase in component cost while maintaining high switching rates.
次に、マトリックス論理の実施例が示される図６に言
及する。図６は、駆動段階11の単一ゲート・トランジス
タが駆動段階31の多重ゲート・トランジスタ31a−31nに
よって置き換えられることを除いて、図１の構造と全く
同じである。トランジスタ31a−31nはフェルミFETトラ
ンジスタであることが望ましい。各々のトランジスタ31
a−31nは複数のゲート32a−32zを包含する。それ故に、
速度のわずかな減少で、ハードウエアの大きな節約を伴
って複合論理機能が、成し遂げられるかも知れない。図
６の論理ゲートは、積の形の和を実行する、すなわち、
（32a・32b・32c）＋（32d・32e・32f）＋・・・（32x
・32y・32z）。Reference is now made to FIG. 6, where an embodiment of the matrix logic is shown. FIG. 6 is identical to the structure of FIG. 1 except that the single gate transistor of drive stage 11 is replaced by multiple gate transistors 31a-31n of drive stage 31. Preferably, transistors 31a-31n are Fermi-FET transistors. Each transistor 31
a-31n includes a plurality of gates 32a-32z. Therefore,
With a slight decrease in speed, complex logic functions may be achieved with significant savings in hardware. The logic gate of FIG. 6 performs a sum in the form of a product, ie,
(32a / 32b / 32c) + (32d / 32e / 32f) + ... (32x
・ 32y ・ 32z).
次に図７に言及する、２番目のマトリックス論理の実
施例が示される。図７は、駆動段階11の単一ゲート・ト
ランジスタが、多重ゲート・トランジスタ42および駆動
段階41のトラジスタ43−45の直列あるいは並列の組合せ
で置き換えられることを除いて、全く同じである。FET4
3と44は、お互いに並列にそしてFET45と直列に共通出力
16と地気の間に接続される。FETのその他の組み合わせ
が、単一ゲート、多重ゲート、並列、直列及び直列／並
列の形の中に、いかなる望ましい複合論理関数をも実行
するために用意され得ることは、当業者によって理解さ
れるであろう。たとえば、図７の論理ゲートは論理機能
42a・42b・42c＋（43a・45a＋44a・45a）＋（43a・44a
・45a）を実行する。Referring now to FIG. 7, a second embodiment of the matrix logic is shown. FIG. 7 is exactly the same, except that the single gate transistor of drive stage 11 is replaced by a series or parallel combination of multiple gate transistor 42 and transistors 43-45 of drive stage 41. FET4
3 and 44 are common outputs in parallel with each other and in series with FET45
Connected between 16 and the earth. It will be understood by those skilled in the art that other combinations of FETs may be provided to perform any desired complex logic function, in single gate, multiple gate, parallel, serial and serial / parallel forms. Will. For example, the logic gate in FIG.
42a / 42b / 42c + (43a / 45a + 44a / 45a) + (43a / 44a
・ Perform 45a).
次に、三つの重畳されたカップリング・インバータ機
能が説明されている図８に言及する。中央の曲線は、 μnZn/Ln＝μpZp/Lp であるところでの平衡カップリング・インバータ設計に
符合する、そしてそこではＺおよびＬはＮ形FETおよび
Ｐ形FETのチャネル幅と長さであって、μは適切なキャ
リア可動性である。カップリング・インバータの出力電
圧が、ゲート入力電圧の特定の値において電圧範囲の間
に突然に切り替えをすることは図8Aから明白である。出
力電圧の中の変化の最大の率は、カップリング・インバ
ータ出力がそれの最大値の半分に到達したときに起こ
る。この早い電圧転換が起こる入力電圧は、カップリン
グ・インバータを形成するＰ形およびＮ形トランジスタ
の物理的特性により制御される。Reference is now made to FIG. 8 where the three superimposed coupling inverter functions are described. The middle curve is consistent with the balanced coupling inverter design where μ n Z n / L n = μ p Z p / L p , where Z and L are the N-channel and P-channel FET channels. Where μ is the appropriate carrier mobility, width and length. It is clear from FIG. 8A that the output voltage of the coupling inverter suddenly switches between voltage ranges at a particular value of the gate input voltage. The largest rate of change in the output voltage occurs when the output of the coupling inverter reaches half its maximum value. The input voltage at which this fast voltage transition occurs is controlled by the physical characteristics of the P-type and N-type transistors forming the coupling inverter.
なお図８に言及する、左手の電圧転移関数は、入力電
圧の値が対称的なインバータ設計よりも明らかにより低
いときに起こる。この場合に、Ｎ形チャネル・トランジ
スタの飽和電流はＰ形チャネル・デバイスの飽和電流の
将来性を左右する。特に、図8Aの左手の曲線における設
計基準は、 μnZn/Ln＝４μpZp/Lp である。反対の状態はＰ形チャネル・トランジスタ設計
がＮ形チャネル・デバイスの飽和電流を支配するときに
起こる。図８の右手の曲線は、その設計基準、即ち μnZn/Ln＝0.25μpZp/Lp を表わす。Still referring to FIG. 8, the left hand voltage transfer function occurs when the value of the input voltage is significantly lower than in a symmetric inverter design. In this case, the saturation current of the N-channel transistor determines the future of the saturation current of the P-channel device. In particular, the design criterion for the left hand curve in FIG. 8A is μ n Z n / L n = 4 μ p Z p / L p . The opposite situation occurs when the P-channel transistor design dominates the saturation current of the N-channel device. Right-hand curve in Figure 8 represents the design criteria, i.e. μ n Z n / L n = 0.25μ p Z p / L p.
本発明によれば、これらのゆがまされた反応は、図１
ないし図７の相補形インバータ14のための要求された設
計基準である。左手の電圧転移曲線の判定基準は、すべ
ての論理和ゲートの為の、たとえば図1,3,4,5,6および
７に例をあげて説明したような論理和ゲートの為の設計
基準である。右手の基準は、図２の中に例を挙げて説明
したような論理積回路のための設計基準である。もしも
これらの決定的な設計基準がカップリング・インバータ
の設計に利用されないならば、スイッチング速度は低下
させられ、無駄な電力がすべての並列論理の恩恵の大部
分を著しく無効にしている。ゆがめられた相補形インバ
ータ設計は本発明の「スナップ・オフ（snap−off）」
の特性の関係のなかで下に記述された「リフト・オフ
（lift−off）」時間を最小にする。ゆがんだインバー
タ設計の早いスイッチングは、最大のスイッチング電力
と最小の無駄にする電力を伴って、本発明のすべての論
理回路を準備するために利用される。According to the present invention, these distorted reactions are represented in FIG.
And required design criteria for the complementary inverter 14 of FIG. The criterion for the left hand voltage transition curve is the design criterion for all OR gates, for example, the OR gates described in FIGS. 1, 3, 4, 5, 6, and 7 as examples. is there. The right hand criterion is a design criterion for the AND circuit as described with reference to the example in FIG. If these definitive design criteria are not utilized in the design of the coupling inverter, the switching speed will be reduced and the wasted power will significantly negate most of the benefits of all parallel logic. The distorted complementary inverter design is the "snap-off" of the present invention.
Minimize the "lift-off" time described below in the relationship of The fast switching of the distorted inverter design is utilized to prepare all the logic circuits of the present invention, with maximum switching power and minimum waste power.
次に、本発明のゆがめられた相補形インバータ14を構
成しているトランジスタ14aと14bの中の電流の流れが図
解されている図8Bに言及する。この電流は、ゲート電圧
とインバータ設計の関数として座標上に示される、そし
てＮ形チャネルのトランジスタの飽和電流に合わせられ
る。このトランジスタ電流は回路容量を充・放電するた
めに利用できない；余分の電流がその目的に役に立つ。
インバータ14への入力電圧は共通出力16である。それ故
に、図３に言及して、共通出力16は電力供給電圧Vddで
あるとすれば、その時には、反転したドレイン・フォロ
ワ・トランジスタ13は、トランジスタ13のゲート13aに
つながれるところのインバータ電圧17の動作しないレベ
ルにより、オン（on）である。それ故に、図４のトラン
ジスタ21はオフ（off）であるだろう。駆動段階FET11a
−11nのどれか一つはゲート12a−12nに正の動作するレ
ベルの電圧が供給されるとき、電流は、トランジスタ13
と選択された駆動トランジスタ11を通して流れる。この
電流は、共通出力16が落ちる原因となる。共通出力16が
臨界値の下に落ち、インバータ14の出力17がプラスVdd
に突然に増加するとき、トランジスタ13を遮断する。同
じ時間に、トランジスタ21はつながれる。Reference is now made to FIG. 8B, which illustrates the current flow in the transistors 14a and 14b that make up the distorted complementary inverter 14 of the present invention. This current is shown on the coordinates as a function of gate voltage and inverter design, and is matched to the saturation current of the N-channel transistor. This transistor current is not available to charge and discharge circuit capacitance; extra current serves that purpose.
The input voltage to the inverter 14 is a common output 16. Therefore, referring to FIG. 3, if the common output 16 is at the power supply voltage Vdd , then the inverted drain follower transistor 13 will have the inverter voltage connected to the gate 13a of the transistor 13. On (on) due to 17 inoperative levels. Therefore, transistor 21 of FIG. 4 will be off. Drive stage FET11a
When any one of −11n is supplied with a positive operating level voltage on gates 12a−12n, the current will flow through transistor 13a.
Flows through the selected driving transistor 11. This current causes the common output 16 to drop. The common output 16 falls below the critical value, and the output 17 of the inverter 14 becomes plus Vdd
When it suddenly increases, the transistor 13 is turned off. At the same time, transistor 21 is turned on.
次に図９に言及する、反転したトレイン．フォロワ13
の独特のドレイン特性が、ドレイン電圧の関数として図
解される、そしてそこでチャネル長は１μｍであり、チ
ャネル幅は５μｍであって、基板は1cm3当たり2e16のエ
クセプタ・イオンでドープされる。図９に示されたよう
に、インバータ・ドレイン・フォロワ13の独特の特性
は、零ドレイン電流がドレイン電圧の両極端において起
こるということである。これらの端の点の間で回路のキ
ャパシタンスを充電あるいは放電するために作用する実
質的なドレイン電流が流れる。図９に示された曲線の下
の面積は容量性充電電力である。利用できる電力の総計
はトランジスタ13の物理的な特性によって支配される。Turning now to FIG. Follower 13
The unique drain characteristics are illustrated as a function of drain voltage, where the channel length is 1 μm, the channel width is 5 μm, and the substrate is doped with 2e16 acceptor ions per cm 3 . As shown in FIG. 9, a unique property of inverter drain follower 13 is that zero drain current occurs at the extremes of the drain voltage. Between these end points, there is a substantial drain current which acts to charge or discharge the capacitance of the circuit. The area under the curve shown in FIG. 9 is the capacitive charging power. The total amount of available power is governed by the physical characteristics of transistor 13.
反転したドレイン・フォロワの零端点電流の特性は、
ドレイン電流が論理のどちらの出力レベルにおいても流
れないことを保証する。無駄な電力はエンハンスメント
反転ドレイン・フォロワ13によって消費されない。空乏
モード・インバータ・ドレイン・フォロワもまた、本発
明の論理回路の「スナップ・オフ」特性を支配するとこ
ろの指示電流を供給することによって全体のスナップ・
オフ機能を準備するために用意されるかも知れない。図
９の中に例示された二つのプロットがある。曲線Ａに関
して、カップリング・インバータ転移関数は直線である
と考えられる。曲線Ｂは、CMOS形インバータを代表する
転移関数の実際のフェルミ−ディラック型を表す。The characteristic of the zero point current of the inverted drain follower is
Ensures that drain current does not flow at either output level of the logic. No wasted power is consumed by the enhancement inverting drain follower 13. The depletion mode inverter drain follower also provides an overall snap-in by providing an indicating current that governs the "snap-off" characteristics of the logic circuit of the present invention.
May be provided to provide an off function. There are two plots illustrated in FIG. With respect to curve A, the coupling inverter transfer function is considered to be linear. Curve B represents the actual Fermi-Dirac form of the transfer function representative of a CMOS inverter.
次に、本発明による論理回路10のスイッチング動作が
グラフにより図解される図10に言及する。図10は、カッ
プリング・インバータ14の異なって設計で駆動される１
μmN−チャネル反転ドレイン・フォロワ・デバイス13の
中を流れるドレイン電流、そして１μmPチャネルと論理
ゲート入力トランジスタの中を流れるドレイン電流の組
み合わされたプロットを示す。両方のトランジスタ設計
のなかで、酸化物の厚さは120Åである。Ｐ形チャンネ
ル論理トランジスタのソース電圧へのゲートが増えるの
でドレイン電流は増える。そして「スナップ・オン」ド
レイン電流の値は逆行できないスイッチング動作を始め
ることを成し遂げられる。スナップ・オンは、スナップ
・オン・ドレイン電流を作るために必要とされる値以下
のゲート電圧のいかなる値の間でも起こらない。このス
イッチング特性は、本発明の論理回路に雑音信号に対す
る高い許容範囲を用意している。Reference is now made to FIG. 10, where the switching operation of the logic circuit 10 according to the present invention is illustrated graphically. FIG. 10 shows a coupling inverter 14 driven by a different design.
Shown is a combined plot of drain current flowing through a μm N-channel inverting drain follower device 13 and drain current flowing through a 1 μm P-channel and logic gate input transistor. In both transistor designs, the oxide thickness is 120Å. Since the gate to the source voltage of the P-channel logic transistor increases, the drain current increases. And the value of the "snap-on" drain current is achieved to initiate a switching action that cannot be reversed. Snap-on does not occur during any value of the gate voltage below the value required to create the snap-on drain current. This switching characteristic provides the logic circuit of the present invention with a high tolerance for noise signals.
スイッチングが起こるためには、選ばれた駆動トラン
ジスタ11のどれでものゲート電圧はスナップ・オン値以
上でなければならない。スナップ・オン・ゲート電圧の
値は、駆動トランジスタ11のどれでもに似ていると考え
られるインバータ・ドレイン・フォロワ13の相対的特性
によって制御される。特に、キャリヤの可動性と、駆動
トランジスタ11のチャネルの長さに対する幅の比の積
は、キャリヤ可動性と負荷FET13のチャネルの長さに対
する幅の比の積よりもより大きく作られる。5Vのドレイ
ン供給電圧が与えられると、スナップ・オン電圧は、も
しも駆動トランジスタ11のドレイン飽和電流が反転した
ドレイン．フォロワ・トランジスタ13のそれの正確に２
倍であるならば、2.5Vであるだろう。For switching to occur, the gate voltage of any of the selected drive transistors 11 must be above the snap-on value. The value of the snap-on gate voltage is controlled by the relative characteristics of the inverter drain follower 13, which is considered to be similar to any of the drive transistors 11. In particular, the product of the mobility of the carrier and the ratio of the width to the channel length of the driving transistor 11 is made larger than the product of the carrier mobility and the ratio of the width to the channel length of the load FET 13. When a drain supply voltage of 5 V is applied, the snap-on voltage becomes the drain of the driving transistor 11 whose drain saturation current is inverted. Exactly two of that of follower transistor 13
If doubled, it would be 2.5V.
論理ゲートを閉じるために、図３の２番目の負荷トラ
ンジスタ18が、動作不可能レベルに帰っているゲート12
bの動作によってスイッチ・オンされるとき、それは、
本発明の論理ゲートのスナップ・オフ特性を制御する論
理ゲート導電電流の為の維持電流を供給する。オンのと
きに、トランジスタ18は、論理和ゲートがオンでありそ
してそれの出力が動作不可能レベルである時に、無駄な
（プル・アップ）電流を供給する。類似の状況は、論理
積ゲートの出力が動作可能レベルである時に起こる。ト
ランジスタ18の中を流れている典型的な維持電流は10μ
Ａである。そして１論理機能当たり約50マイクロワット
の典型的な電力消費に責任を持つ。図５の多重ゲート形
状は、論理が動作する状態かあるいは動作しない状態か
のどちらかにおいても無駄な電力が浪費されないことを
除いて、上に記述したように働く。In order to close the logic gate, the second load transistor 18 of FIG.
When switched on by the action of b, it
A sustain current is provided for the logic gate conduction current that controls the snap-off characteristics of the logic gate of the present invention. When on, transistor 18 supplies wasted (pull-up) current when the OR gate is on and its output is at an inoperable level. A similar situation occurs when the output of the AND gate is at an operational level. Typical sustain current flowing through transistor 18 is 10μ
A. It is responsible for the typical power consumption of about 50 microwatts per logic function. The multiple gate configuration of FIG. 5 works as described above, except that no wasted power is wasted, either in the state where the logic operates or not.
本発明によれば、分離されたリフト・オフ・トランジ
スタ18は、図１および図２に示されるように、反転した
ドレイン・フォロワ・トランジスタ13が空乏モード・デ
バイスを作ることによって除去される。反転したドレイ
ン・フォロワ・トランジスタ13ガ空乏モード・デバイス
である時に、維持電流の定められた量が、トランジスタ
13のゲート電圧とそれのソース電圧と等しいときに流さ
れる。図10A,図10B及び図11は、反転したドレイン・フ
ォロワ電流電圧プロフィールに加えた無駄な電流の効果
を図解する。零でない電流は、出力端子電圧がVddの最
高に達したとき、回路の中を流れることが示される。こ
の電流は、維持電流と呼ばれる、そしてスナップ・オフ
電流のしきい値を定める。例えば、Ｐチャネル論理ゲー
トのゲート電圧が減少させられるので、ドレイン電流は
落ちる。この電流が静止したONの交点において維持電流
以下に落ちたとき、論理出力電圧は図10Bと図11の中に
示すようなリフト・オフ間隔と呼ばれる輪郭に添って低
下する。反転したドレイン・フォロワ13の中を流れるリ
フト・オフ間隔電流の端において、論理回路をオフの状
態に迅速に切り替えることが始まる、そしてすべての電
流の流れは終わる。事実上、リフト・オフ間隔は全部の
スイッチングの実行に遅延時間を付け加える、そしてあ
る論理の状態のなかでその目的のために使われるかも知
れない。しかしながら、この遅延時間は、最大のスイッ
チング速度を成し遂げるための本発明のゆがめられたイ
ンバータ設計を用いることによって、最小の値に保たれ
ねばならない。維持電流の大きさはエンハンスメント・
トランジスタ18あるいは13の長さに対する幅の比で完全
に制御される、そしてその時あるいはトランジスタ13の
空乏モード設計が使われる。維持電流はヒステリシス効
果を保つため上述のスナップ・オン電流のために選ばれ
た値より低くあらねばならないけれども、維持電流のど
んな値でもトランジスタ18の設計により選ばれるかも知
れない。In accordance with the present invention, the isolated lift-off transistor 18 is eliminated by the inverted drain follower transistor 13 creating a depletion mode device, as shown in FIGS. When a 13-gauge depletion mode device, the defined amount of sustain current is
Sent when the gate voltage of 13 is equal to its source voltage. 10A, 10B and 11 illustrate the effect of wasted current in addition to the inverted drain follower current-voltage profile. Non-zero current is shown to flow through the circuit when the output terminal voltage reaches the maximum of Vdd . This current is called the sustain current and defines the threshold for the snap-off current. For example, as the gate voltage of a P-channel logic gate is reduced, the drain current drops. When this current falls below the sustain current at the quiescent ON intersection, the logic output voltage falls along a contour called the lift-off interval as shown in FIGS. 10B and 11. At the end of the lift-off interval current flowing through the inverted drain follower 13, the rapid switching of the logic circuit to the off state begins, and all current flow ends. In effect, the lift-off interval adds a delay to the execution of all switching, and may be used for that purpose in certain logic states. However, this delay time must be kept to a minimum by using the distorted inverter design of the present invention to achieve maximum switching speed. The magnitude of the maintenance current depends on the enhancement
It is completely controlled by the ratio of the width to the length of transistor 18 or 13, and then or the depletion mode design of transistor 13 is used. The sustaining current must be lower than the value selected for the snap-on current described above to maintain the hysteresis effect, but any value for the sustaining current may be selected by transistor 18 design.
スナップ・オフ電流は、普通はスナップ・オン電流の
小部分であり、そして本発明の論理ゲートのヒステリシ
ス特性に責任を負う。全回路が、容量性の負荷Ｃによる
リフト・オフ間隔、TLO、に残る時間、維持電流ISとリ
フト・オフ電圧間隔VLOは次のようになる： TLO＝CVLO/IS 典型的な論理機能のリフト・オフ時間は0.5×10-9秒で
ある。リフト・オフ時間は、逆に維持電流に頼ってお
り、そして直接にリフト・オフ電圧間隔に頼っている、
そしてそれゆえにインバータのゆがみの度合と維持電流
の値によって、最初に選ばれることができる。リフト・
オフ間隔をはずれるや否や、反転したドレイン・フォロ
ワ13の容量性充電電力が優位を占める、そして相対的に
非常に早いスイッチング時間が結果として生じる。上に
記述されたように、リフト・オフ間隔が、相補形インバ
ータ14の電圧転移関数をゆがめることによって小さく作
られることは重大なことである。さもなければ、反転し
たドレイン・フォロワ13を用いることの価値は大きく減
らされる。The snap-off current is usually a small part of the snap-on current and is responsible for the hysteresis characteristics of the logic gate of the present invention. The entire circuit has a lift-off interval due to the capacitive load C, the time remaining in T LO , the sustain current IS and the lift-off voltage interval V LO are as follows: T LO = CV LO / I S typical The lift-off time of a typical logical function is 0.5 × 10 -9 seconds. The lift-off time relies on the maintenance current, on the contrary, and directly on the lift-off voltage interval,
And therefore, it can be chosen first depending on the degree of inverter distortion and the value of the maintenance current. lift·
As soon as the off-spacing deviates, the inverted capacitive charge of the drain follower 13 dominate, and a relatively very fast switching time results. As noted above, it is important that the lift-off interval be made small by skewing the voltage transfer function of the complementary inverter 14. Otherwise, the value of using an inverted drain follower 13 is greatly reduced.
図面と明細書の中に、本発明の典型的なより望ましい
実施例が明らかにされており、特定の術語が使われてい
るけれども、それらは単に一般的かつ叙述的な意味だけ
で使われ、限定の目的のために使われたものではない、
本発明の範囲は次の請求の範囲の中で述べる。In the drawings and specification, typical and more preferred embodiments of the present invention are set forth, and although specific terms are used, they are used merely in a generic and descriptive sense. It was not used for limited purposes,
The scope of the invention is set forth in the following claims.
Claims (20)
あって、該回路は、 論理入力信号を受信するために少なくとも１つの制御電
極を持つところの、共通出力と１番目の電位レベルとの
間に接続された少なくとも１つの第１導電形のFETを含
んでいる駆動段階と； ２番目の電位レベルと上記共通出力との間に接続された
第２導電形の負荷FETと； 上記１番目の電位レベルと２番目の電位レベルとの間に
直列に接続された上記第１導電形のFETと上記第２導電
形のFETとを持ち、且つその出力は上記負荷FETの制御電
極に接続されている相補形FETインバータと； を有して成るFET論理回路において、 上記第１導電形のインバータFETの、キャリアの可動性
とチャネルの幅の長さに対する比との積を、上記第２導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積よりも十分に大きくして、
それにより、上記１番目及び２番目の電位レベルに関し
て対称転移機能からは逸脱しているところの、上記相補
形FETインバータに対する電圧転移機能を達成すること
を特徴とするFET論理回路。1. A field effect transistor (FET) logic circuit, comprising at least one control electrode for receiving a logic input signal, between a common output and a first potential level. A driving stage including at least one FET of the first conductivity type connected to: a load FET of the second conductivity type connected between a second potential level and the common output; A first conductive type FET and a second conductive type FET connected in series between a potential level and a second potential level, and an output of which is connected to a control electrode of the load FET; And a complementary FET inverter comprising: the product of the mobility of the carrier and the ratio of the width of the channel to the length of the channel of the inverter FET of the first conductivity type. Inverter FET, carrier mobility and Sufficiently larger than the product of the length to width ratio of Yaneru,
A FET logic circuit thereby achieving a voltage transfer function for said complementary FET inverter, deviating from a symmetric transfer function with respect to said first and second potential levels.
上記論理回路は、Ｎ形である上記第１導電形とＰ形であ
る上記第２導電形とを具える論理和回路であることを特
徴とするFET論理回路。2. The FET logic circuit according to claim 1, wherein
An FET logic circuit, wherein the logic circuit is an OR circuit having the first conductivity type of N type and the second conductivity type of P type.
上記論理回路は、Ｐ形である上記第１導電形とＮ形であ
る上記第２導電形とを具える論理積回路であることを特
徴とするFET論理回路。3. The FET logic circuit according to claim 1, wherein
The FET logic circuit, wherein the logic circuit is a logical product circuit including the first conductivity type which is P-type and the second conductivity type which is N-type.
上記駆動段階のFETは、エンハンスメント形のFETである
ことを特徴とするFET論理回路。4. The FET logic circuit according to claim 1, wherein
A FET logic circuit, wherein the FET in the driving stage is an enhancement type FET.
上記駆動段階のFETは、誘導されたチャネルを持つエン
ハンスメント形のFETであることを特徴とするFET論理回
路。5. The FET logic circuit according to claim 4, wherein
The FET logic circuit, wherein the FET in the driving stage is an enhancement type FET having an induced channel.
上記第１導電形のインバータFETの、キャリアの可動性
とチャネルの幅の長さに対する比との積は、上記第２導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積の４倍であることを特徴と
するFET論理回路。6. The FET logic circuit according to claim 1, wherein
The product of the mobility of the carrier and the ratio of the length of the channel width of the inverter FET of the first conductivity type to the mobility of the carrier and the length of the channel width of the second conductivity type inverter FET is An FET logic circuit characterized by being four times the product of the ratio.
上記負荷FETは、消耗モードFETであることを特徴とする
FET論理回路。7. The FET logic circuit according to claim 1, wherein
The load FET is a wear mode FET.
FET logic circuit.
上記負荷FETは、その制御電極が上記２番目の電位レベ
ルの近くにある時は、僅かに導電的であり、それによ
り、該論理回路に対する支持電流を生成することを特徴
とするFET論理回路。8. The FET logic circuit according to claim 1, wherein
An FET logic circuit, wherein the load FET is slightly conductive when its control electrode is near the second potential level, thereby generating a support current for the logic circuit.
上記負荷FETは、その制御電極が上記１番目の電位レベ
ルの近くにある時は、高度に導電的であり、それによ
り、該論理回路に対するスナップオン電流を生成するこ
とを特徴とするFET論理回路。9. The FET logic circuit according to claim 1, wherein
The FET logic circuit, wherein the load FET is highly conductive when its control electrode is near the first potential level, thereby generating a snap-on current for the logic circuit. .
て、上記２番目の電位レベルと上記共通出力との間に接
続された上記第２導電形の２番目の負荷FETを更に有
し、該２番目の負荷FETの制御電極は上記駆動段階FETの
制御電極の１つに接続されていることを特徴とするFET
論理回路。10. The FET logic circuit according to claim 1, further comprising a second load FET of said second conductivity type connected between said second potential level and said common output. An FET, wherein the control electrode of the second load FET is connected to one of the control electrodes of the drive stage FET.
Logic circuit.
て、上記駆動段階FETの、キャリアの可動性とチャネル
の幅の長さに対する比との積は、上記負荷FETの、キャ
リアの可動性とチャネルの幅の長さに対する比との積よ
りも大きいことを特徴とするFET論理回路。11. The FET logic circuit of claim 1, wherein the product of the mobility of the carrier and the ratio of the width of the channel to the length of the channel of the drive stage FET is equal to the mobility of the carrier of the load FET. A FET logic circuit characterized by being greater than a product of a ratio of a channel width to a length.
て、 上記２番目の電位と上記共通出力との間に接続された上
記第２導電形の２番目の負荷FETと； 上記１番目の電位レベルと２番目の電位レベルとの間に
直列に接続された上記第１導電形のFETを１つと上記第
２導電形のFETを１つとを持ち、且つその出力が上記２
番目の負荷FETの制御電極に接続されている２番目の相
補形FETインバータと； を更に有することを特徴とするFET論理回路。12. The FET logic circuit according to claim 1, wherein a second load FET of the second conductivity type is connected between the second potential and the common output; and the first potential. One FET of the first conductivity type and one FET of the second conductivity type, which are connected in series between the first and second potential levels, and whose output is
A second complementary FET inverter connected to the control electrode of the first load FET; and a FET logic circuit.
て、上記第１導電形の２番目の相補形インバータFET
の、キャリアの可動性とチャネルの幅の長さに対する比
との積は、上記第２導電形の２番目の相補形インバータ
FETの、キャリアの可動性とチャネルの幅の長さに対す
る比との積に等しいことを特徴とするFET論理回路。13. The FET logic circuit according to claim 12, wherein said second complementary inverter FET of said first conductivity type.
The product of the mobility of the carrier and the ratio of the width of the channel to the length of the channel is the second complementary inverter of the second conductivity type.
An FET logic circuit, wherein the FET logic circuit is equal to a product of a carrier mobility and a ratio of a channel width to a length of the channel.
て、上記２番目の負荷FETは、多数のゲート電極を持つ
１つのFETを有して成り、該２番目の負荷FETの該多数の
ゲート電極のそれぞれ１つは上記駆動段階FETの制御電
極のそれぞれ１つに接続していることを特徴とする請求
項12に記載のFET論理回路。14. The FET logic circuit according to claim 12, wherein said second load FET comprises one FET having a plurality of gate electrodes, and said plurality of gates of said second load FET. 13. The FET logic circuit of claim 12, wherein each one of the electrodes is connected to a respective one of the control electrodes of the drive stage FET.
て、上記２番目の負荷FETは、フェルミ（Fermi）しきい
値FETであることを特徴とする請求項14に記載のFET論理
回路。15. The FET logic circuit according to claim 14, wherein said second load FET is a Fermi threshold FET.
て、少なくとも１つの駆動段階FETが、論理入力信号を
受信するために、多数の制御電極を持つ駆動段階FETを
有することを特徴とするFET論理回路。16. The FET logic of claim 1, wherein at least one drive stage FET comprises a drive stage FET having a plurality of control electrodes for receiving a logic input signal. Logic circuit.
て、多数の制御電極を持つ上記駆動段階FETは、多重ゲ
ート・フェルミしきい値FETであることを特徴とするFET
論理回路。17. The FET logic circuit according to claim 16, wherein said drive stage FET having a plurality of control electrodes is a multiple gate Fermi threshold FET.
Logic circuit.
て、少なくとも２つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、相互に並列に接続さ
れていることを特徴とするFET論理回路。18. The FET logic circuit according to claim 1, wherein at least two drive stage FETs are connected in parallel with each other between said common output and said first potential level. FET logic circuit.
て、少なくとも２つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、直列に接続されてい
ることを特徴とするFET論理回路。19. The FET logic circuit according to claim 1, wherein at least two drive stage FETs are connected in series between said common output and said first potential level. FET logic circuit.
て、少なくとも３つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、直列／並列の配置で
接続されていることを特徴とするFET論理回路。20. The FET logic circuit of claim 1, wherein at least three drive stage FETs are connected between said common output and said first potential level in a serial / parallel arrangement. FET logic circuit characterized by the following.
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