JP2847490B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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Description
【０００１】
【産業上の利用分野】本発明はトランジスタに係り、特
に簡単な工程で短チャンネル効果及びＧＩＤＬ(Gate In
duced Drain Leakage)を改善して超高集積回路に適用し
易いようにしたＬＤＤ構造ＭＯＳトランジスタの製造方
法に関する。
に簡単な工程で短チャンネル効果及びＧＩＤＬ(Gate In
duced Drain Leakage)を改善して超高集積回路に適用し
易いようにしたＬＤＤ構造ＭＯＳトランジスタの製造方
法に関する。
【０００２】
【従来の技術】以下、従来のＬＤＤ構造を有するＭＯＳ
トランジスタの基本構成を添付図面に基づいて説明す
る。図１（ａ）乃至（ｆ）は従来のＬＤＤ構造を有する
ＭＯＳトランジスタを製造する方法を示す工程断面図で
ある。図１（ａ）に示すように、フィールド領域と活性
領域を決めて、フィールド領域のシリコン基板１上にフ
ィールド酸化膜２を形成し、活性領域のシリコン基板１
にしきい値電圧調節のチャンネルイオン注入を施してチ
ャンネルイオン注入領域３を形成する。ここで、４は活
性領域にのみチャンネルイオンを注入するためにマスキ
ングの役をする感光膜である。
トランジスタの基本構成を添付図面に基づいて説明す
る。図１（ａ）乃至（ｆ）は従来のＬＤＤ構造を有する
ＭＯＳトランジスタを製造する方法を示す工程断面図で
ある。図１（ａ）に示すように、フィールド領域と活性
領域を決めて、フィールド領域のシリコン基板１上にフ
ィールド酸化膜２を形成し、活性領域のシリコン基板１
にしきい値電圧調節のチャンネルイオン注入を施してチ
ャンネルイオン注入領域３を形成する。ここで、４は活
性領域にのみチャンネルイオンを注入するためにマスキ
ングの役をする感光膜である。
【０００３】図１（ｂ）に示すように、感光膜４を除去
して、基板の全面にゲート酸化膜５、ゲートポリシリコ
ン膜６、及びキャップゲート酸化膜７を順次蒸着した
後、フォトリソグラフィ及びエッチング工程で前記ゲー
ト酸化膜５、ゲートポリシリコン６、及びキャップゲー
ト酸化膜７を選択的に除去してゲート電極を形成する。
図１（ｃ）に示すように、前記ゲート電極をマスクとし
て、基板のゲート電極の両側に低濃度の不純物イオンを
注入して、ＬＤＤソース／ドレイン領域９を形成する。
この際、フィールド酸化膜２上には感光剤８を塗布して
イオン注入を防止する。
して、基板の全面にゲート酸化膜５、ゲートポリシリコ
ン膜６、及びキャップゲート酸化膜７を順次蒸着した
後、フォトリソグラフィ及びエッチング工程で前記ゲー
ト酸化膜５、ゲートポリシリコン６、及びキャップゲー
ト酸化膜７を選択的に除去してゲート電極を形成する。
図１（ｃ）に示すように、前記ゲート電極をマスクとし
て、基板のゲート電極の両側に低濃度の不純物イオンを
注入して、ＬＤＤソース／ドレイン領域９を形成する。
この際、フィールド酸化膜２上には感光剤８を塗布して
イオン注入を防止する。
【０００４】 図１（ｄ）に示すよ
うに、ゲート電極を含んだ基板の全面に酸化膜を蒸着し
た後エッチバックして、ゲート電極の側面に側壁絶縁膜
１０を形成する。図１（ｅ）に示すように、前記ゲート
電極及び側壁絶縁膜１０をマスクとして、基板のゲート
電極の両側に高濃度の不純物イオンを注入して高濃度の
ソース／ドレイン領域１２を形成する。従って、図１
（ｆ）に示すように、従来のＬＤＤ構造のＭＯＳトラン
ジスタが形成される。
うに、ゲート電極を含んだ基板の全面に酸化膜を蒸着し
た後エッチバックして、ゲート電極の側面に側壁絶縁膜
１０を形成する。図１（ｅ）に示すように、前記ゲート
電極及び側壁絶縁膜１０をマスクとして、基板のゲート
電極の両側に高濃度の不純物イオンを注入して高濃度の
ソース／ドレイン領域１２を形成する。従って、図１
（ｆ）に示すように、従来のＬＤＤ構造のＭＯＳトラン
ジスタが形成される。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のトランジスタの製造方法においては、以下に示すよ
うな問題点があった。 １．ＬＤＤ用ソース／ドレインイオン注入と高濃度のソ
ース／ドレインイオン注入時の側面拡散によって有効チ
ャンネル長さ（図３の２０）が縮小するので、短チャン
ネル効果が発生する。 ２．上述したように、側面拡散によってゲート電極とド
レイン領域との重なり長さ（図３の２１）が長くなるの
で、ＧＩＤＬが増加する。 ３．ＬＤＤ用ソース／ドレインイオン注入及び高濃度の
ソース／ドレインイオン注入時にそれぞれフォトリソグ
ラフィを行わなければならないので、工程上のやかまし
さがある。
来のトランジスタの製造方法においては、以下に示すよ
うな問題点があった。 １．ＬＤＤ用ソース／ドレインイオン注入と高濃度のソ
ース／ドレインイオン注入時の側面拡散によって有効チ
ャンネル長さ（図３の２０）が縮小するので、短チャン
ネル効果が発生する。 ２．上述したように、側面拡散によってゲート電極とド
レイン領域との重なり長さ（図３の２１）が長くなるの
で、ＧＩＤＬが増加する。 ３．ＬＤＤ用ソース／ドレインイオン注入及び高濃度の
ソース／ドレインイオン注入時にそれぞれフォトリソグ
ラフィを行わなければならないので、工程上のやかまし
さがある。
【０００６】本発明はかかる問題点を解決するためのも
のであって、その目的は短チャンネル効果及びＧＩＤＬ
を低減するとともに、製造工程を単純化させるＬＤＤ構
造を有するＭＯＳトランジスタの製造方法を提供するこ
とにある。
のであって、その目的は短チャンネル効果及びＧＩＤＬ
を低減するとともに、製造工程を単純化させるＬＤＤ構
造を有するＭＯＳトランジスタの製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記本発明のトランジス
タの製造方法は、半導体基板のフィールド領域にフィー
ルド酸化膜を形成する一方、活性領域の半導体基板上に
ゲート絶縁膜及びキャップゲート絶縁膜を備えたゲート
電極を形成する。そのゲート電極の側面にＬ字形絶縁膜
側壁を形成して記ゲート電極とＬ字形絶縁膜側壁をマス
クとして、活性領域の半導体基板に高濃度のソース／ド
レイン領域を形成する。さらに、前記Ｌ字形絶縁膜側壁
を一定の厚さにエッチングしてＩ字形絶縁膜側壁を形成
し、そのＩ字形絶縁膜側壁とゲート電極とをマスクとし
て、活性領域の半導体基板に低濃度のソース／ドレイン
領域を形成する。
タの製造方法は、半導体基板のフィールド領域にフィー
ルド酸化膜を形成する一方、活性領域の半導体基板上に
ゲート絶縁膜及びキャップゲート絶縁膜を備えたゲート
電極を形成する。そのゲート電極の側面にＬ字形絶縁膜
側壁を形成して記ゲート電極とＬ字形絶縁膜側壁をマス
クとして、活性領域の半導体基板に高濃度のソース／ド
レイン領域を形成する。さらに、前記Ｌ字形絶縁膜側壁
を一定の厚さにエッチングしてＩ字形絶縁膜側壁を形成
し、そのＩ字形絶縁膜側壁とゲート電極とをマスクとし
て、活性領域の半導体基板に低濃度のソース／ドレイン
領域を形成する。
【０００８】
【発明の実施の形態】以下、前記本発明によるトランジ
スタの製造方法を添付図面に基づいて詳細に説明する。
図２（ａ）に示すように、フィールド領域と活性領域を
決めて、フィールド領域のシリコン基板１上にフィール
ド酸化膜２を形成し、活性領域のシリコン基板１にしき
い値電圧調節のチャンネルイオン注入を施して、チャン
ネルイオン注入領域３を形成する。ここで、４は活性領
域にのみチャンネルイオンを注入するためにマスキング
の役をする感光膜である。
スタの製造方法を添付図面に基づいて詳細に説明する。
図２（ａ）に示すように、フィールド領域と活性領域を
決めて、フィールド領域のシリコン基板１上にフィール
ド酸化膜２を形成し、活性領域のシリコン基板１にしき
い値電圧調節のチャンネルイオン注入を施して、チャン
ネルイオン注入領域３を形成する。ここで、４は活性領
域にのみチャンネルイオンを注入するためにマスキング
の役をする感光膜である。
【０００９】図２（ｂ）に示すように、感光膜４を除去
し、基板の全面にゲート酸化膜５、ゲートポリシリコン
膜６、及びキャップゲート酸化膜７を順次蒸着した後、
フォトリソグラフィ及びエッチング工程で前記ゲート酸
化膜５、ゲートポリシリコン６、及びキャップゲート酸
化膜７を選択的に除去してゲート電極を形成する。ここ
までは従来と特に変わりはない
し、基板の全面にゲート酸化膜５、ゲートポリシリコン
膜６、及びキャップゲート酸化膜７を順次蒸着した後、
フォトリソグラフィ及びエッチング工程で前記ゲート酸
化膜５、ゲートポリシリコン６、及びキャップゲート酸
化膜７を選択的に除去してゲート電極を形成する。ここ
までは従来と特に変わりはない
【００１０】その後、図２（ｃ）に示すように、ゲート
電極を形成させた基板上に酸化膜と窒化膜を順次蒸着し
て、その酸化膜と窒化膜をエッチバックして、ゲート電
極の側面に酸化膜側壁１３と窒化膜側壁１４からなる２
重側壁絶縁膜を形成する。図２（ｄ）に示すように、前
記窒化膜側壁１４を選択的に除去してゲート電極の側面
にＬ字形に酸化膜側壁１３が残るようにした後、全面に
感光膜１５を蒸着し露光及び現像工程によってフィール
ド酸化膜２上に感光膜１５パターンを形成する。その
後、前記ゲート電極と酸化膜側壁１３をマスクとして、
シリコン基板に高濃度不純物イオンを注入してゲート電
極の両側の基板に高濃度のソース／ドレイン領域１８を
形成する。
電極を形成させた基板上に酸化膜と窒化膜を順次蒸着し
て、その酸化膜と窒化膜をエッチバックして、ゲート電
極の側面に酸化膜側壁１３と窒化膜側壁１４からなる２
重側壁絶縁膜を形成する。図２（ｄ）に示すように、前
記窒化膜側壁１４を選択的に除去してゲート電極の側面
にＬ字形に酸化膜側壁１３が残るようにした後、全面に
感光膜１５を蒸着し露光及び現像工程によってフィール
ド酸化膜２上に感光膜１５パターンを形成する。その
後、前記ゲート電極と酸化膜側壁１３をマスクとして、
シリコン基板に高濃度不純物イオンを注入してゲート電
極の両側の基板に高濃度のソース／ドレイン領域１８を
形成する。
【００１１】図２（ｅ）に示すように、感光膜１５パタ
ーンを除去しない状態でＬ字形酸化膜側壁１３及びキャ
ップゲート酸化膜７を所定の厚さにエッチングして、Ｉ
字形酸化膜側壁１９を形成する。この際、キャップゲー
ト酸化膜７もややエッチングされて以前より薄いキャッ
プゲート酸化膜１６となる。図２（ｆ）に示すように、
前記ゲート電極及びＩ字形酸化膜側壁１９をマスクと
し、活性領域のシリコン基板１に低濃度の不純物イオン
を注入してＬＤＤ構造のソース／ドレイン領域１７を形
成する。その後、図２（ｇ）に示すように、感光剤１５
を除去して、ＬＤＤ構造のＭＯＳトランジスタを完成す
る。
ーンを除去しない状態でＬ字形酸化膜側壁１３及びキャ
ップゲート酸化膜７を所定の厚さにエッチングして、Ｉ
字形酸化膜側壁１９を形成する。この際、キャップゲー
ト酸化膜７もややエッチングされて以前より薄いキャッ
プゲート酸化膜１６となる。図２（ｆ）に示すように、
前記ゲート電極及びＩ字形酸化膜側壁１９をマスクと
し、活性領域のシリコン基板１に低濃度の不純物イオン
を注入してＬＤＤ構造のソース／ドレイン領域１７を形
成する。その後、図２（ｇ）に示すように、感光剤１５
を除去して、ＬＤＤ構造のＭＯＳトランジスタを完成す
る。
【００１２】
【発明の効果】以上説明した本発明のトランジスタの製
造方法は下記の効果がある。 １．Ｌ字形酸化膜側壁を形成して高濃度のソース／ドレ
イン領域を形成し、Ｌ字形酸化膜側壁をややエッチバッ
クすることでＩ字形酸化膜側壁を形成して、低濃度のソ
ース／ドレイン領域を形成するので、トランジスタの有
効チャンネル長さが長くなって、短チャンネル効果とＧ
ＩＤＬを低減することができる。つまり、従来では低濃
度のソース／ドレイン領域を形成した後側壁を作って高
濃度のソース／ドレイン領域を形成するので、高濃度の
ソース／ドレイン領域の形成時に低濃度のソース／ドレ
イン領域が側面拡散して、有効チャンネル長さが減少し
且つＧＩＤＬが増加したが、本発明はゲート電極にＬ字
形酸化膜側壁を形成して先に高濃度のソース／ドレイン
領域を形成するので、低濃度のソース／ドレイン領域の
形成時の側面拡散による有効チャンネル長さの減少及び
ＧＩＤｌの増加を防止することができる。図３におい
て、２０は有効チャンネル長さであり、２１はゲート電
極とドレインとが重なる長さである。 ２．Ｌ字形酸化膜側壁を形成して高濃度のソース／ドレ
イン領域を形成し、一旦Ｌ字形酸化膜側壁を形成してそ
の後にそれをＩ字形酸化膜側壁にした後、低濃度のソー
ス／ドレイン領域を形成するので、フォトリソグラフィ
技術を用いる必要がなく工程が単純となる。
造方法は下記の効果がある。 １．Ｌ字形酸化膜側壁を形成して高濃度のソース／ドレ
イン領域を形成し、Ｌ字形酸化膜側壁をややエッチバッ
クすることでＩ字形酸化膜側壁を形成して、低濃度のソ
ース／ドレイン領域を形成するので、トランジスタの有
効チャンネル長さが長くなって、短チャンネル効果とＧ
ＩＤＬを低減することができる。つまり、従来では低濃
度のソース／ドレイン領域を形成した後側壁を作って高
濃度のソース／ドレイン領域を形成するので、高濃度の
ソース／ドレイン領域の形成時に低濃度のソース／ドレ
イン領域が側面拡散して、有効チャンネル長さが減少し
且つＧＩＤＬが増加したが、本発明はゲート電極にＬ字
形酸化膜側壁を形成して先に高濃度のソース／ドレイン
領域を形成するので、低濃度のソース／ドレイン領域の
形成時の側面拡散による有効チャンネル長さの減少及び
ＧＩＤｌの増加を防止することができる。図３におい
て、２０は有効チャンネル長さであり、２１はゲート電
極とドレインとが重なる長さである。 ２．Ｌ字形酸化膜側壁を形成して高濃度のソース／ドレ
イン領域を形成し、一旦Ｌ字形酸化膜側壁を形成してそ
の後にそれをＩ字形酸化膜側壁にした後、低濃度のソー
ス／ドレイン領域を形成するので、フォトリソグラフィ
技術を用いる必要がなく工程が単純となる。
【図１】 （ａ）乃至（ｆ）は従来のＬＤＤ構造を有す
るＭＯＳトランジスタの工程断面図である。
るＭＯＳトランジスタの工程断面図である。
【図２】 （ａ）乃至（ｇ）は本発明の一実施例による
ＬＤＤ構造を有するＭＯＳトランジスタの工程断面図で
ある。
ＬＤＤ構造を有するＭＯＳトランジスタの工程断面図で
ある。
【図３】 本発明によるＬＤＤ構造を有するＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ チャンネルイオン注入領域 ４、１５ 感光膜 ５ ゲート酸化膜 ６ ゲートポリシリコン膜 ７ キャップゲート酸化膜 １３、１９ 酸化膜側壁 １４ 窒化膜側壁 １７ 低濃度のソース／ドレイン領域 １８ 高濃度のソース／ドレイン領域
Claims (3)
- 【請求項１】 半導体基板のフィールド領域にフィール
ド酸化膜を形成する段階と、 活性領域の半導体基板上にゲート絶縁膜及びキャップゲ
ート絶縁膜を備えたゲート電極を形成する段階と、 前記ゲート電極の側面にＬ字形絶縁膜側壁を形成する段
階と、 前記ゲート電極及びＬ字形絶縁膜側壁をマスクとして、
活性領域の半導体基板に高濃度のソース／ドレイン領域
を形成する段階と、 前記Ｌ字形絶縁膜側壁を一定の厚さにエッチングして、
Ｉ字形絶縁膜側壁とする段階と、 前記Ｉ字形絶縁膜側壁及びゲート電極をマスクとして、
活性領域の半導体基板に低濃度のソース／ドレイン領域
を形成する段階とを有することを特徴とするトランジス
タの製造方法。 - 【請求項２】 Ｌ字形絶縁膜側壁は、 ゲート電極を含んだ基板の全面に第１絶縁膜と第２絶縁
膜を順次蒸着する段階と、 前記第１及び第２絶縁膜をエッチバックして、第１絶縁
膜側壁と第２絶縁膜側壁からなる２重構造の側壁を形成
する段階と、 前記第２絶縁膜側壁を除去して、Ｌ字形第１絶縁膜側壁
を形成する段階とからなることを特徴とする請求項１記
載のトランジスタの製造方法。 - 【請求項３】 第１絶縁膜側壁と第２絶縁膜側壁はエッ
チング選択比が大きい絶縁膜を用いることを特徴とする
請求項２記載のトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR31655/1995 | 1995-09-25 | ||
| KR1019950031655A KR0166850B1 (ko) | 1995-09-25 | 1995-09-25 | 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992830A JPH0992830A (ja) | 1997-04-04 |
| JP2847490B2 true JP2847490B2 (ja) | 1999-01-20 |
Family
ID=19427748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8044101A Expired - Fee Related JP2847490B2 (ja) | 1995-09-25 | 1996-02-07 | トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5817563A (ja) |
| JP (1) | JP2847490B2 (ja) |
| KR (1) | KR0166850B1 (ja) |
| DE (1) | DE19543389C2 (ja) |
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|---|---|---|---|---|
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5989964A (en) * | 1997-03-17 | 1999-11-23 | Advanced Micro Devices, Inc. | Post-spacer LDD implant for shallow LDD transistor |
| US5942782A (en) * | 1997-05-21 | 1999-08-24 | United Microelectronics Corp. | Electrostatic protection component |
| JPH1187703A (ja) * | 1997-09-10 | 1999-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| US6187645B1 (en) * | 1999-01-19 | 2001-02-13 | United Microelectronics Corp. | Method for manufacturing semiconductor device capable of preventing gate-to-drain capacitance and eliminating birds beak formation |
| JP3307372B2 (ja) | 1999-07-28 | 2002-07-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6235597B1 (en) * | 1999-08-06 | 2001-05-22 | International Business Machines Corporation | Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication |
| JP2001358233A (ja) * | 2000-06-15 | 2001-12-26 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| KR20020007848A (ko) | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| DE10148794B4 (de) | 2001-10-02 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
| US7429524B2 (en) * | 2005-09-14 | 2008-09-30 | Texas Instruments Incorporated | Transistor design self-aligned to contact |
| CN102637600B (zh) * | 2011-02-10 | 2014-04-30 | 上海宏力半导体制造有限公司 | Mos器件制备方法 |
| KR102065973B1 (ko) | 2013-07-12 | 2020-01-15 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| US4818714A (en) * | 1987-12-02 | 1989-04-04 | Advanced Micro Devices, Inc. | Method of making a high performance MOS device having LDD regions with graded junctions |
| US4908326A (en) * | 1988-01-19 | 1990-03-13 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
| KR940002404B1 (ko) * | 1991-06-13 | 1994-03-24 | 금성일렉트론 주식회사 | Gldd 모스패트 제조방법 |
-
1995
- 1995-09-25 KR KR1019950031655A patent/KR0166850B1/ko not_active Expired - Fee Related
- 1995-11-21 DE DE19543389A patent/DE19543389C2/de not_active Expired - Fee Related
-
1996
- 1996-02-07 JP JP8044101A patent/JP2847490B2/ja not_active Expired - Fee Related
- 1996-06-05 US US08/655,240 patent/US5817563A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19543389C2 (de) | 2003-04-24 |
| JPH0992830A (ja) | 1997-04-04 |
| DE19543389A1 (de) | 1997-03-27 |
| KR0166850B1 (ko) | 1999-01-15 |
| KR970018684A (ko) | 1997-04-30 |
| US5817563A (en) | 1998-10-06 |
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