JP2852052B2

JP2852052B2 - 復号回路

Info

Publication number: JP2852052B2
Application number: JP18189288A
Authority: JP
Inventors: 龍太郎堀田; 章一宮沢; 健一長谷; 利之井関; 伸一児島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-22
Filing date: 1988-07-22
Publication date: 1999-01-27
Anticipated expiration: 2014-01-27
Also published as: JPH0233775A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は二本の信号の位相関係を最適な状態に自動的
に調整する自動位相調整方式に関する。

〔従来の技術〕

磁気ディスク装置等のシステムにおいて、記録信号を
再生し復号するときに用いられる復号回路は、従来第６
図に示すブロック構成が一般的である。復号回路は位相
同期回路１、タップ付き遅延線８、ラッチ１、及びデコ
ーダ３で構成され再生信号の復号化をおこなう。さらに
位相同期回路１は位相比較器51、チャージポンプ52、ル
ープフィルタ53、及び電圧制御発振器（以下VCと略
す。）54で構成する。記録信号を再生し復号するとき
は、再生信号11を位相同期回路１に入力する。位相比較
器51は再生信号11とVCクロック13の位相を比較し、位
相差42を出力する。チャージポンプ52は位相差42に比較
して電流もしくは電圧43を出力する。ループフィルタ53
はチャージポンプ出力43を積分平滑化しVC制御電圧44
を生成する。VC54はVC制御電圧44に比例してその出
力であるVCクロック13の周波数を変化させる。以上の
如く位相同期回路１が動作してVCクロック13の位相を
再生信号11の位相に一致させる。次にタップ付き遅延線
８とラッチ１の動作を第７図に示すタイミングチャート
を用いて説明する。まず再生信号11とVCクロック13が
位相同期回路１によって完全に一致している場合につい
て説明する。タップ付き遅延線８は再生信号11をVCク
ロック半周期時間だけ遅延させる。これによりラッチ１
における遅延再生信号14のVCクロック13に対するセッ
トアップ時間はVCクロック半周期となり最適な位相関
係になる。一般に磁気ディスク装置ではメディア上での
磁化反転による干渉が原因で再生信号11のピークシフト
現象が起きる。このピークシフト現象が許容できる範囲
を一般にウィンドマージンと呼び、磁気ディスク装置の
性能を決定する大きな要因となる。このウィンドマージ
ンを最大にする為、ラッチ１におけるセットアップ時間
には高い精度が要求される。先に述べたように再生信号
11とVCクロック13が完全に一致し、さらにタップ付き
遅延線８が正確にVCクロックの半周期時間だけ遅延を
おこなえばウィンドマージンは最大となるが、実際には
第７図に示すように位相同期回路１の性能により安定し
た同期状態において再生信号11とVCクロック13の位相
差は零にならないことがある。またこの位相ずれは温度
により変動することもある。この場合タップ付き遅延線
８が正確にVCクロックの半周期時間だけの遅延をおこ
なってもウィンドマージンは最大にならない。従来はこ
のウィンドマージンのロス分は放置するか、タップ付き
遅延線８の遅延量を調整することにより補正していた。
しかし調整によるコスト高を招き、さらに先に述べた同
期状態での位相ずれが温度により変動する場合、もしく
はタップ付き遅延線８の遅延量が温度により変動する場
合はウィンドマージンのロス分を調整しきれない。

この問題点を解決する為に特開昭59−167813号に記載
された発明では、遅延量調整回路を設け既知量遅延した
データを位相同期回路に入力して、誤り発生の有無を判
断することによりデータパルス列とウインド間の位相ず
れ量を測定し、その位相ずれ量を適当な値に調整してい
た。

〔発明の解決しようとする課題〕

上記従来技術は既知量遅延したデータが必要である
為、タップ付き遅延線に高い精度が要求され、またタッ
プ付き遅延線の温度ドリフト及び経年変化についての配
慮がされておらず、コスト及び精度の点で問題がある。

本発明の目的は遅延線の遅延量精度のばらつき、温度
ドリフト及び経年変化による影響を受けず常にウィンド
マージンが最大となるように位相ずれを調整できる自動
位相調整回路方式を提供することにある。

〔課題を解決するための手段〕

ウィンドマージンを最大にする為に必要な遅延量を得
るためにタップ付き遅延線を設ける。ウィンドから外れ
たことを検出するために検出回路を設ける。検出結果か
ら必要とする遅延量を持つタップを選択するために計算
回路を設ける。

〔作用〕

タップ付き遅延線は調整モードでは使用タップをシフ
トしてゆき遅延量を変化させて出力する。通常モードで
は調整の結果復られた最適なタップを使用して入力デー
タを遅延させ出力する。

検出回路は再生データ信号をモニタしてウィンドから
外れてエラーが発生したことを検出する。

計算回路は再生複号可能な遅延量のうち最大の遅延量
を持つタップ番号と最小の遅延量を持つタップ番号を基
準に必要とする遅延量を持つタップを内分比の形で計算
してタップ選択をおこなう。

これらの作用により必要とする遅延量は相対的な内分
比という方式で選択されるため、遅延線の精度及び温特
に依存しない。

〔実施例〕

以下、本発明の構成及び実施例を図面を参照して説明
する。第１図は本発明の実施例の構成図である。磁気記
録装置からの再生信号11と調整時に使用するテスト信号
12を切換える入力信号切換えスイッチ６、位相同期回路
１、タップ付き遅延線８、ラッチ１、再生信号11の復号
をおこなうデコーダ３、遅延信号14がウインドから外れ
たことを検出する検出回路４、及び検出信号17をもとに
最適なタップを選択する計算回路５で構成する。

リードゲート信号19がネゲートされると調整モードと
なり入力信号切換えスイッチ６はテスト信号12を選択す
る。計算回路５は位相同期回路１がテスト信号12とVC
クロック13の位相同期を完了し、かつ検出回路４の中の
シフトレジスタに正常なデータが入力された後に動作を
開始する。テスト信号12はタップ付き遅延線８により遅
延されるが、その遅延量は計算回路５によってタップを
シフトしてゆくことにより変化させる。ラッチ１はVC
クロック13で遅延信号14をラッチするが遅延量を変化さ
せてゆくとウィンドから外れたところでラッチ１の出力
であるラッチデータ15のパターンが変化する。検出回路
４はこのラッチデータ15のパターン変化をラッチクロッ
ク16で検出して検出信号17を出力する。計算回路は検出
信号17が入力されるとそのときのタップ付き遅延線８の
タップ番号を記憶する。そしてさらにタップをシフトし
てゆき再びテスト信号12がウィンドから外れると１回目
と同様に動作してそのときのタップ番号を記憶する。そ
の後計算回路は記憶した２つのタップ番号を基準にし
て、必要とする遅延量を持つタップ番号を内分比のかた
ちで計算する。そして得られたタップ番号を選択して調
整動作を終了する。その後リードゲートがアサートされ
ると入力切換えスイッチ６は再生信号11を選択し、位相
同期回路１はVCクロック13と再生信号11の位相同期を
おこない、ラッチ１は最適な遅延時間が設定されたタッ
プ付き遅延線の遅延信号14をVCクロック13でラッチ
し、ラッチデータ15とラッチクロック16をデコーダに入
力し復号をおこなう。以上の説明でリードゲートがネゲ
ートされると調整モードになると述べたが、システム的
な立場から、リードゲートがネゲートされてさえいれば
時間的に余裕のあるときのみ調整をおこなうことも可能
である。また調整中はビジー状態を示すフラグ39を出力
することもできる。

次に本発明の具体的な一実施例を第２図から第５図を
用いて説明する。第２図は調整モード時に必要なタップ
付き遅延線８、検出回路４、計算回路５の構成を示して
いる。位相同期回路１、デコーダ３、及び調整モードに
限定するためスイッチ６は省略した。本実施例ではテス
ト信号12として基準クロック20から信号生成回路19によ
り4Tパターン（10001000…）のくり返し信号を生成す
る。もちろん4Tパターン以外でも構成することができ
る。また復号回路では遅延信号14はウインドの中心にあ
ることが望ましいので内分は１対１となるように構成す
る。もちろんマイコン等でｌ対ｍ（l,mは自然数）に内
分する計算をさせることもできる。

タップ付遅延線８はタップ付遅延線とタップを選択す
るためのセレクタ１で構成する。計算回路５は、セレク
タ１を切換えるタップ選択アドレス37を生成するカウン
タ、検出信号17が入力されたときのタップ選択アドレス
37をラッチするラッチ２、ラッチ３、ラッチ２とラッチ
３の値を加算する全加算器、全加算器の出力データを１
ビットシフトするためのシフトレジスタ２、カウンタが
出力するタップ選択アドレス37とシフトレジスタ２の出
力を切り換えるセレクタ２、及びこれらのブロックを制
御するコントロール回路で構成する。検出回路４はシフ
トレジスタ１とＥＲゲートで構成する。具体的な構成
の一例を第３図に示す。Ｄ−タイプのフリップフロップ
５段で構成した５ビットのシフトレジスタの１ビット目
と５ビット目をＥＲに入力する。

信号生成回路９は先に述べた4Tパターンのテスト信号
12とカウンタをインクリメントするためのインクリメン
トクロック信号21を4Tパターン数周期ごとに出力する。

次に動作の説明を第４図及び第５図を用いて述べる。

リードゲート信号19がネゲートされると調整モードと
なり入力信号切換えスイッチ６はテスト信号12を選択す
る。またコントロール回路は制御信号36を出力しセレク
タ２はカウンタの出力であるタップ切換えアドレスを選
択37を選択する。そして位相同期回路１がテスト信号12
に対してVCOクロック13の位相同期を完了し、検出回路
４のシフトレジスタに正常な値が入力された後、コント
ロール回路は検出回路イネーブル信号38を出力し検出回
路４を動作状態にして、次にカウンタのカウントアップ
をイネーブルするカウントイネーブル信号31を出力す
る。その後、計算回路５はカウントアップ動作を開始し
検出を始める。カウンタはカウントイネーブル信号31が
入力されるとインクリメントクロック信号21に従いタッ
プ切換えアドレス37をインクリメントする。このタップ
切換えアドレス37はセレクタ２を通過し、タップセレク
ト信号18としてタップ付き遅延線８に入力される。タッ
プ付き遅延線８はこのタップセレクト信号18により選択
タップを切り換えてゆく。選択されたタップがウインド
範囲内の遅延量であれば検出回路４のシフトレジスタの
１ビット目と５ビット目は常に同じ値となりＥＲ出力
は“0"である。そしてタップ選択アドレス37がＬになっ
たとき遅延量がウインドから外れたとする。このとき第
４図に示すようにラッチデータ15は4Tパターンから外れ
5Tもしくは3Tパターンなる。このためＥＲの出力は
“1"となり検出信号17にパルスが出力される。このパル
スがコントロール回路に入力されるとコントロール回路
はラッチイネーブル信号32を出力しラッチ２はその時の
タップ選択アドレス“l"を記憶する。さらにタップ選択
アドレス37をインクリメントしてゆき“m"に到達したと
き再び遅延量がウインドから外れたとする。このとき前
回と同様に検出信号17にパルスが出力され、コントロー
ル回路はラッチイネーブル信号33を出力する。これによ
りラッチ３はその時のタップ選択アドレス“m"を記憶す
る。全加算器はラッチ２とラッチ３を常に加算している
ので、コントロール回路はシフトレジスタ２にパラレル
入力ラッチイネーブル信号34を出力し、続いて１ビット
シフトをおこなうシフトクロック35を出力する。これに
よりアドレス“l"とアドレス“m"の中間アドレスがシフ
トレジスタ２から出力される。この中間アドレスは“l"
と“m"を１対１に内分するアドレスである。その後コン
トロール回路は制御信号36を切り換えてセレクタ２から
シフトレジスタ２の出力をタップセレクト信号として出
力する。以上のように動作することにより、遅延信号14
をウインドの中心にセットすることができる。

この調整動作中にリードゲートが再びアサートされた
場合、パラレル入力ラッチイネーブル信号34が出力され
る前であれば調整動作を中止し通常状態に戻ることがで
きる。そしてリードゲートがネゲートされた後、再び最
初から調整をおこなえばよい。パラレル入力ラッチイネ
ーブル信号34が出力されたあとリードゲートがアサート
された場合はシフトクロック35を出力し、制御信号36が
シフトレジスタ２の出力を選択した後、通常状態に戻
る。この時間的損失は回路構成によりわずかな時間にす
ることができる。また、この時間中、ビジーを示すフラ
グ39を外部へ出力することもできる。

〔発明の効果〕

本発明によれば、ウインド幅に相当する２つのタップ
アドレスを内分することにより最適な遅延タップを選択
するため、遅延線の遅延時間精度及びその温特の影響を
受けず常に再生データをウインドの中心に保持でき、ウ
インドマージンが常に最大の状態で再生復号でき、装置
の信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図であ
る。第２図は本発明の一実施例に用いる計算回路のブロ
ック図である。第３図は本発明の一実施例に用いる検出
回路のブロック図である。第４図は本発明の一実施例の
動作を示すタイミングチャートである。第５図は本発明
の一実施例の動作を示すタイミングチャートである。第
６図は従来の復号回路の構成図である。第７図は従来来
の復号回路の動作説明図である。１…位相同期回路、３…デコーダ４…検出回路、５…計算回路６…入力信号切換えスイッチ８…タップ付き遅延線、９…信号生成回路 11…再生信号、12…テスト信号 13…VCクロック、14…遅延信号 15…ラッチデータ信号、16…ラッチクロック信号 17…検出信号、18…タップセレクト信号 19…リードゲート信号、20…基準クロック 21…インクリメントクロック信号 31…カウントイネーブル信号 32…ラッチイネーブル信号 33…ラッチイネーブル信号 34…パラレル入力ラッチイネーブル信号 35…シフトクロック、36…制御信号 37…タップ切換えアドレス 38…検出回路イネーブル信号 39…フラグ、42…位相差 43…チャージポンプ出力、44…VC制御電圧 51…位相比較器、52…チャージポンプ 53…ループフイルタ、54…VC

フロントページの続き (72)発明者長谷健一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者井関利之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者児島伸一群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (56)参考文献特開昭59−45615（ＪＰ，Ａ) 特開昭59−167813（ＪＰ，Ａ) 特開昭62−205578（ＪＰ，Ａ) 特開昭63−211831（ＪＰ，Ａ) 特開昭63−10824（ＪＰ，Ａ) 実開昭62−51569（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11B 20/10 - 20/14

Claims

(57)【特許請求の範囲】

【請求項１】磁気記録装置に記録されたデータ信号を再
生および復号するときに用いる復号回路において、タップ付き遅延線を含む遅延量調整回路と、前記データ信号を前記タップ付き遅延線に入力し、前記
遅延量調整回路は前記タップ付き遅延線のタップをシフ
トしていき、前記データ信号と前記タップ付き遅延線を
通した遅延データ信号とを用いて再生信号または復号信
号がウインドから外れてエラーが発生したことを判断す
ることにより、前記タップ付き遅延線において遅延量が
最大のタップと遅延量が最小のタップを検出する検出回
路と、前記遅延量が最大のタップと前記遅延量が最小の
タップを任意の比に内分するタップを選択するように計
算する計算回路を有することにより前記遅延データ信号
の遅延量を任意に調整することを特徴とする復号回路。