JP2852282B2 - クロックジェネレータ - Google Patents
クロックジェネレータInfo
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- JP2852282B2 JP2852282B2 JP8313273A JP31327396A JP2852282B2 JP 2852282 B2 JP2852282 B2 JP 2852282B2 JP 8313273 A JP8313273 A JP 8313273A JP 31327396 A JP31327396 A JP 31327396A JP 2852282 B2 JP2852282 B2 JP 2852282B2
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- 238000005070 sampling Methods 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013016 damping Methods 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サを用いたシステムにおいて、クロックを供給するクロ
ックジェネレータに関するものである。
サを用いたシステムにおいて、クロックを供給するクロ
ックジェネレータに関するものである。
【０００２】
【従来の技術】図４は、従来のクロックジェネレータを
用いたシステム構成図であり、出力バッファ２およびク
ロック生成ＰＬＬロジック３を内部に有するクロックジ
ェネレータ１と、レシーバ４と、バッファ５と、ダンピ
ング抵抗６とにより構成されている。
用いたシステム構成図であり、出力バッファ２およびク
ロック生成ＰＬＬロジック３を内部に有するクロックジ
ェネレータ１と、レシーバ４と、バッファ５と、ダンピ
ング抵抗６とにより構成されている。
【０００３】次に、従来のクロックジェネレータの使用
方法について説明する。クロックジェネレータ１により
基本クロックｆref をレシーバ（ＣＰＵ等）４に供給す
るものと考える。従来のクロックジェネレータでは、１
本あたりの出力バッファのドライブ能力が固定であるが
ために、接続したい負荷の諸条件（数、負荷容量等）を
考慮する必要があり、負荷が重い場合には、クロック信
号のエッジ勾配が低く、立ち上がり時間が大きいと予想
され、逆に負荷が軽い場合には、クロック信号のエッジ
勾配が高く、立ち上がり時間が小さいと予想されるた
め、これら信号ライン上にバッファ５またはダンピング
抵抗６といった外部部品を挿入していた。
方法について説明する。クロックジェネレータ１により
基本クロックｆref をレシーバ（ＣＰＵ等）４に供給す
るものと考える。従来のクロックジェネレータでは、１
本あたりの出力バッファのドライブ能力が固定であるが
ために、接続したい負荷の諸条件（数、負荷容量等）を
考慮する必要があり、負荷が重い場合には、クロック信
号のエッジ勾配が低く、立ち上がり時間が大きいと予想
され、逆に負荷が軽い場合には、クロック信号のエッジ
勾配が高く、立ち上がり時間が小さいと予想されるた
め、これら信号ライン上にバッファ５またはダンピング
抵抗６といった外部部品を挿入していた。
【０００４】
【発明が解決しようとする課題】従来のクロックジェネ
レータでは、出力バッファ２におけるドライブ能力が固
定であるため、負荷数に応じて必要となるバッファ５、
および外部において波形整形を行うためのダンピング抵
抗６が必要となり、外部回路の増加、それに伴う配線効
率の低下やコストアップを招くという問題点があった。
レータでは、出力バッファ２におけるドライブ能力が固
定であるため、負荷数に応じて必要となるバッファ５、
および外部において波形整形を行うためのダンピング抵
抗６が必要となり、外部回路の増加、それに伴う配線効
率の低下やコストアップを招くという問題点があった。
【０００５】発明の目的は、波形整形機能により理想的
な波形が常に得られ、従来のように外部において波形整
形を行う必要がなく、バッファおよびダンピング抵抗の
削除によるパターン基板配線効率の向上およびコストダ
ウンを図ることのできるクロックジェネレータを提供す
ることにある。
な波形が常に得られ、従来のように外部において波形整
形を行う必要がなく、バッファおよびダンピング抵抗の
削除によるパターン基板配線効率の向上およびコストダ
ウンを図ることのできるクロックジェネレータを提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明によるクロックジ
ェネレータは、クロックを生成するＰＬＬロジックと、
レシーバに実波形を出力する出力バッファと、出力バッ
ファとレシーバとの間の実波形をサンプリング・コード
化するサンプリング制御／ＡＤ変換回路と、サンプリン
グ制御／ＡＤ変換回路からの４ビット実波形コードと、
レジスタを有しレジスタにあらかじめ設定された理想波
形コードとを比較するコード比較コンパレータ回路と、
その比較結果をデコードするデコーダ回路と、デコード
回路の出力により電圧を制御する電圧制御回路と、デコ
ーダ回路および電圧制御回路によりＤＡ変換されたアナ
ログ電圧を増幅する増幅回路とを備え、これら一連の動
作により得られた制御用アナログ出力電圧を前記出力バ
ッファ部ＦＥＴのソース・ドレイン間にかけることによ
りドライブ能力を可変させることを特徴とする。
ェネレータは、クロックを生成するＰＬＬロジックと、
レシーバに実波形を出力する出力バッファと、出力バッ
ファとレシーバとの間の実波形をサンプリング・コード
化するサンプリング制御／ＡＤ変換回路と、サンプリン
グ制御／ＡＤ変換回路からの４ビット実波形コードと、
レジスタを有しレジスタにあらかじめ設定された理想波
形コードとを比較するコード比較コンパレータ回路と、
その比較結果をデコードするデコーダ回路と、デコード
回路の出力により電圧を制御する電圧制御回路と、デコ
ーダ回路および電圧制御回路によりＤＡ変換されたアナ
ログ電圧を増幅する増幅回路とを備え、これら一連の動
作により得られた制御用アナログ出力電圧を前記出力バ
ッファ部ＦＥＴのソース・ドレイン間にかけることによ
りドライブ能力を可変させることを特徴とする。
【０００７】本発明は、信号ライン上にＡＤ／ＤＡ変換
回路を配し、実波形と理想波形とを比較・制御すること
によりドライブ能力を可変でき、結果として外部回路無
しでシステムを構成することができる。
回路を配し、実波形と理想波形とを比較・制御すること
によりドライブ能力を可変でき、結果として外部回路無
しでシステムを構成することができる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００９】図１は、本発明の第１の実施の形態を示す
システム構成図である。図１において、図４と同一符号
は同一部分を示す。図１のクロックジェネレータ１は、
出力バッファ２と、クロック生成ＰＬＬロジック３と、
出力バッファ２とレシーバ４との間の実波形をサンプリ
ング・コード化するサンプリング制御／ＡＤ変換回路７
と、その時発生した４ビット実波形コード８とあらかじ
め設定された理想的波形コード９を比較するコード比較
コンパレータ回路１０と、その比較結果をデコードする
デコーダ回路１１と、電圧を制御する電圧制御回路１２
と、デコーダ回路１１および電圧制御回路１２によりＤ
Ａ変換されたアナログ電圧を増幅する増幅回路１３とを
備えている。
システム構成図である。図１において、図４と同一符号
は同一部分を示す。図１のクロックジェネレータ１は、
出力バッファ２と、クロック生成ＰＬＬロジック３と、
出力バッファ２とレシーバ４との間の実波形をサンプリ
ング・コード化するサンプリング制御／ＡＤ変換回路７
と、その時発生した４ビット実波形コード８とあらかじ
め設定された理想的波形コード９を比較するコード比較
コンパレータ回路１０と、その比較結果をデコードする
デコーダ回路１１と、電圧を制御する電圧制御回路１２
と、デコーダ回路１１および電圧制御回路１２によりＤ
Ａ変換されたアナログ電圧を増幅する増幅回路１３とを
備えている。
【００１０】図２は、任意の時間ｔ1 におけるアナログ
理想波形および実波形（負荷が大きい／小さい場合）の
電圧レベルをＡＤ変換した場合に対応されるデジタル出
力コードのグラフである。横軸Ｔにおいて、時間ｔ1
は、クロック生成ＰＬＬロジック３により生成される高
周波クロックｆb の逆数の正数倍によって表され、その
時間ｔ1 におけるアナログ理想波形の電圧レベルをＡＤ
変換した時の理想波形コード（図２では２．０６Ｖ）が
縦軸に対応している。この時間ｔ1 における理想波形コ
ード９は、あらかじめコード比較コンパレータ回路１０
内のレジスタに設定してあるものとする。
理想波形および実波形（負荷が大きい／小さい場合）の
電圧レベルをＡＤ変換した場合に対応されるデジタル出
力コードのグラフである。横軸Ｔにおいて、時間ｔ1
は、クロック生成ＰＬＬロジック３により生成される高
周波クロックｆb の逆数の正数倍によって表され、その
時間ｔ1 におけるアナログ理想波形の電圧レベルをＡＤ
変換した時の理想波形コード（図２では２．０６Ｖ）が
縦軸に対応している。この時間ｔ1 における理想波形コ
ード９は、あらかじめコード比較コンパレータ回路１０
内のレジスタに設定してあるものとする。
【００１１】次に動作について説明する。
【００１２】ａ．任意の設定時間ｔ1 におけるアナログ
入力信号（実際のアナログ波形：クロックｆa ）の立ち
上がりをクロックｆb の立ち上がりエッジによりサンプ
リングし、その時の電圧レベルを量子化し、符号化を行
う。
入力信号（実際のアナログ波形：クロックｆa ）の立ち
上がりをクロックｆb の立ち上がりエッジによりサンプ
リングし、その時の電圧レベルを量子化し、符号化を行
う。
【００１３】ｂ．ａによって、符号化された４ビット実
波形コード８と、あらかじめ設定されている同時間ｔ1
における理想的波形（クロックＦref ）のコード９とを
コード比較コンパレータ回路１０により比較する。
波形コード８と、あらかじめ設定されている同時間ｔ1
における理想的波形（クロックＦref ）のコード９とを
コード比較コンパレータ回路１０により比較する。
【００１４】ｃ．ｂで比較したデジタルデータをデコー
ダ回路１１および電圧制御回路１２に入力し、その結果
に応じて電圧制御を行う。
ダ回路１１および電圧制御回路１２に入力し、その結果
に応じて電圧制御を行う。
【００１５】また、最小電圧調整量の最小単位ｑは、ｑ
＝アナログ電圧入力範囲／分割数＝３．３／２4 であっ
て、約０．２Ｖとする。図１では、ｔ1 における実波形
のデジタルデータ値が１００１より、同時間における理
想的な波形と比較して電圧レベルが０．２Ｖ少ない（図
２参照）。そこでデコーダ回路１１および電圧制御回路
１２により電圧を０．２Ｖ上げるためのアナログ信号Ｖ
1 を出力させる。
＝アナログ電圧入力範囲／分割数＝３．３／２4 であっ
て、約０．２Ｖとする。図１では、ｔ1 における実波形
のデジタルデータ値が１００１より、同時間における理
想的な波形と比較して電圧レベルが０．２Ｖ少ない（図
２参照）。そこでデコーダ回路１１および電圧制御回路
１２により電圧を０．２Ｖ上げるためのアナログ信号Ｖ
1 を出力させる。
【００１６】ｄ．デコーダ回路１１および電圧制御回路
１２により制御された電圧を増幅回路１３に入力する
と、その結果得られたアナログ出力電圧ＶO は、理想時
の基準電圧Ｖref とＶ1 との差分で表され、ＶO ＝Ａ
（Ｖref −Ｖ1 ）と表される（Ａは利得を示す）。今、
Ｖref をＧＮＤ（０Ｖ）とすると、ＶO ＝Ａ（Ｖref −
Ｖ 1 ）＝Ａ（０−（−０．２））＝Ａ×０．２となり、
Ａの値をクロックジェネレータ内のＦＥＴの出力特性に
合わせ、あらかじめ設置しておけば、実波形の電圧レベ
ルが０．２Ｖ分増加させるようにクロックジェネレータ
内の出力バッファ部ＦＥＴのソースードレイン間電圧制
御を行うことができ、結果として０．２Ｖ分電圧レベル
を上げるための電流量を調整することが可能となる。
１２により制御された電圧を増幅回路１３に入力する
と、その結果得られたアナログ出力電圧ＶO は、理想時
の基準電圧Ｖref とＶ1 との差分で表され、ＶO ＝Ａ
（Ｖref −Ｖ1 ）と表される（Ａは利得を示す）。今、
Ｖref をＧＮＤ（０Ｖ）とすると、ＶO ＝Ａ（Ｖref −
Ｖ 1 ）＝Ａ（０−（−０．２））＝Ａ×０．２となり、
Ａの値をクロックジェネレータ内のＦＥＴの出力特性に
合わせ、あらかじめ設置しておけば、実波形の電圧レベ
ルが０．２Ｖ分増加させるようにクロックジェネレータ
内の出力バッファ部ＦＥＴのソースードレイン間電圧制
御を行うことができ、結果として０．２Ｖ分電圧レベル
を上げるための電流量を調整することが可能となる。
【００１７】なお、ａ〜ｄによる一連の作業終了後、再
び実波形をサンプリングするタイミングは、サンプリン
グ制御／ＡＤ変換回路７により制御される。また、再び
実波形をサンプリング・ＡＤ変換した際、初期設定して
おいた理想波形コードと比較し、その結果、差分が現れ
ない場合は、デコーダ回路１１により制御信号をサンプ
リング制御／ＡＤ変換回路７に向かって発信する。サン
プリング制御／ＡＤ変換回路７はこの信号を受け取り、
ＡＤ／ＤＡ変換をストップさせる。以上、一連の操作を
繰り返すことにより、実波形を理想的な波形に収束させ
る。
び実波形をサンプリングするタイミングは、サンプリン
グ制御／ＡＤ変換回路７により制御される。また、再び
実波形をサンプリング・ＡＤ変換した際、初期設定して
おいた理想波形コードと比較し、その結果、差分が現れ
ない場合は、デコーダ回路１１により制御信号をサンプ
リング制御／ＡＤ変換回路７に向かって発信する。サン
プリング制御／ＡＤ変換回路７はこの信号を受け取り、
ＡＤ／ＤＡ変換をストップさせる。以上、一連の操作を
繰り返すことにより、実波形を理想的な波形に収束させ
る。
【００１８】次に、本発明の第２の実施の形態について
説明する。図３は、本発明の第２の実施の形態を示すシ
ステム構成図である。図３のクロックジェネレータ１
は、クロック生成ＰＬＬロジック３と、実波形を出力す
る出力バッファ２と、理想波形を出力する出力バッファ
１５と、出力バッファ２からレシーバ４に出力される実
波形と出力バッファ１５から出力される理想波形を入力
してその電圧レベルの差分を出力する増幅回路１３とを
備えている。
説明する。図３は、本発明の第２の実施の形態を示すシ
ステム構成図である。図３のクロックジェネレータ１
は、クロック生成ＰＬＬロジック３と、実波形を出力す
る出力バッファ２と、理想波形を出力する出力バッファ
１５と、出力バッファ２からレシーバ４に出力される実
波形と出力バッファ１５から出力される理想波形を入力
してその電圧レベルの差分を出力する増幅回路１３とを
備えている。
【００１９】理想的な波形の電圧レベルＶ'refは、クロ
ックジェネレータ１内の出力バッファ１５の出力端に負
荷容量Ｃloadを接続することにより得られ、この電圧レ
ベルを差動増幅回路１３に入力するものとする。
ックジェネレータ１内の出力バッファ１５の出力端に負
荷容量Ｃloadを接続することにより得られ、この電圧レ
ベルを差動増幅回路１３に入力するものとする。
【００２０】差動増幅回路１３により、実波形の電圧レ
ベルＶ2 と理想的な波形の電圧レベルＶ'refを常に比較
し、その差分電圧ＶO＝Ａ（Ｖ'ref−Ｖ2）に相当する制
御電圧をクロックジェネレータ１内の出力バッファ部Ｆ
ＥＴのソースードレイン間にかけることにより、第１の
実施の形態と同様の効果を得ることが可能となる。
ベルＶ2 と理想的な波形の電圧レベルＶ'refを常に比較
し、その差分電圧ＶO＝Ａ（Ｖ'ref−Ｖ2）に相当する制
御電圧をクロックジェネレータ１内の出力バッファ部Ｆ
ＥＴのソースードレイン間にかけることにより、第１の
実施の形態と同様の効果を得ることが可能となる。
【００２１】本発明の第２の実施の形態は、第１の実施
の形態に加えて、回路構成が簡単である。また、差動増
幅回路１３により波形の立ち上がり／立ち下がりに関わ
らず常に実波形と理想波形との電圧レベルの差分をとり
（実波形と理想波形とのフェーズ合わせのため、Ｄｅ１
ａｙ回路１４を挿入）、その制御電圧をクロックジェネ
レータ１内の出力バッファ２にかけることにより、より
理想的な波形に近づけることが可能となるという効果を
も有する。
の形態に加えて、回路構成が簡単である。また、差動増
幅回路１３により波形の立ち上がり／立ち下がりに関わ
らず常に実波形と理想波形との電圧レベルの差分をとり
（実波形と理想波形とのフェーズ合わせのため、Ｄｅ１
ａｙ回路１４を挿入）、その制御電圧をクロックジェネ
レータ１内の出力バッファ２にかけることにより、より
理想的な波形に近づけることが可能となるという効果を
も有する。
【００２２】
【発明の効果】以上説明したように、本発明は、信号ラ
インにＡＤ／ＤＡ変換回路を接続することにより、その
ラインのドライブ能力を可変するドライブ能力制御回路
としての機能を果たす。この結果、クロック供給先の負
荷条件（負荷数、負荷容量等の要因）に対し外部調整回
路を必要とせず、波形を調整することができる。
インにＡＤ／ＤＡ変換回路を接続することにより、その
ラインのドライブ能力を可変するドライブ能力制御回路
としての機能を果たす。この結果、クロック供給先の負
荷条件（負荷数、負荷容量等の要因）に対し外部調整回
路を必要とせず、波形を調整することができる。
【図１】本発明の第１の実施の形態を示すシステム構成
図である。
図である。
【図２】任意の時間ｔ1 におけるアナログ理想波形およ
び実波形の電圧レベルをＡＤ変換した場合に対応される
デジタル出力コードのグラフを示す図である。
び実波形の電圧レベルをＡＤ変換した場合に対応される
デジタル出力コードのグラフを示す図である。
【図３】本発明の第２の実施の形態を示すシステム構成
図である。
図である。
【図４】従来のクロックジェネレータを用いたシステム
構成図である。
構成図である。
１ クロックジェネレータ ２ 出力バッファ ３ クロック生成ＰＬＬロジック ４ レシーバ（ＣＰＵ等） ５ バッファ ６ ダンピング抵抗 ７ サンプリング制御／ＡＤ変換回路 ８ レジスタ内被測定ＡＤ変換コード（４ビット） ９ レジスタ内比較用ＡＤ変換コード １０ コード比較コンパレータ回路 １１ デコーダ回路 １２ 電圧制御回路 １３ 増幅回路 １４ Ｄｅｌａｙ回路 １５ 出力バッファ
Claims (5)
- 【請求項１】フェーズロックループ（ＰＬＬ）を有する
クロックジェネレータにおいて、 クロックジェネレータ内の出力バッファの出力端から出
力された実波形をサンプリング・コード化するサンプリ
ング制御・ＡＤ変換回路と、 その時発生した実波形コードとあらかじめ設定された理
想波形コードを比較するコード比較コンパレータ回路
と、 その比較結果をデコードおよび電圧制御する回路と、 デコードおよび電圧制御する回路によりＤ／Ａ変換され
たアナログ電圧を増幅する増幅回路とを備え、 増幅回路から得られた制御用アナログ出力電圧によりク
ロックジェネレータ内の出力バッファを制御して最適な
クロック波形を得ることを特徴とするクロックジェネレ
ータ。 - 【請求項２】クロックを生成するＰＬＬロジックと、 レシーバに実波形を出力する出力バッファと、 出力バッファとレシーバとの間の実波形をサンプリング
化するサンプリング制御／ＡＤ変換回路と、 サンプリング制御／ＡＤ変換回路からの４ビット実波形
コードと、レジスタを有しレジスタにあらかじめ設定さ
れた理想波形コードとを比較するコード比較コンパレー
タ回路と、 その比較結果をデコードするデコーダ回路と、 デコード回路の出力により電圧を制御する電圧制御回路
と、 デコード回路および電圧制御回路によりＤＡ変換された
アナログ電圧を増幅する増幅回路とを備え、 これら一連の動作により得られた制御用アナログ出力電
圧を前記出力バッファ部ＦＥＴのソース・ドレイン間に
かけることによりドライブ能力を可変させることを特徴
とするクロックジェネレータ。 - 【請求項３】フェーズロックループ（ＰＬＬ）を有する
クロックジェネレータにおいて、 レシーバに実波形を出力する第１の出力バッファと、 出力端に負荷容量を接続することにより理想波形を出力
する第２の出力バッファと、 第１の出力バッファの出力端から出力される実波形と第
２の出力バッファの出力端から出力される理想波形を入
力してその差分電圧を出力する差動増幅器とを備え、 差動増幅回路から得られた差分電圧に相当する制御用ア
ナログ出力電圧により前記第１の出力バッファを制御し
て最適なクロック波形を得ることを特徴とするクロック
ジェネレータ。 - 【請求項４】クロックを生成するＰＬＬロジックと、 レシーバに実波形を出力する第１の出力バッファと、 出力端に負荷容量を接続することにより理想波形を出力
する第２の出力バッファと、 第１の出力バッファの出力端から出力される実波形と第
２の出力バッファの出力端から出力される理想波形を入
力してその差分電圧を出力する差動増幅器とを備え、 差動増幅器から得られた差分電圧に相当する制御用アナ
ログ出力電圧を前記第１の出力バッファ部ＦＥＴのソー
ス・ドレイン間にかけることによりドライブ能力を可変
させることを特徴とするクロックジェネレータ。 - 【請求項５】前記第１の出力バッファの前に、前記実波
形と理想波形とのフェーズ合わせのためのディレイ回路
を挿入したことを特徴とする請求項３または４に記載の
クロックジェネレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313273A JP2852282B2 (ja) | 1996-11-25 | 1996-11-25 | クロックジェネレータ |
| US08/974,858 US5994940A (en) | 1996-11-25 | 1997-11-20 | Clock generator having a phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313273A JP2852282B2 (ja) | 1996-11-25 | 1996-11-25 | クロックジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154019A JPH10154019A (ja) | 1998-06-09 |
| JP2852282B2 true JP2852282B2 (ja) | 1999-01-27 |
Family
ID=18039232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313273A Expired - Fee Related JP2852282B2 (ja) | 1996-11-25 | 1996-11-25 | クロックジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5994940A (ja) |
| JP (1) | JP2852282B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8229301B2 (en) * | 2004-09-07 | 2012-07-24 | Finisar Corporation | Configuration of optical transceivers to perform custom features |
| US7801449B2 (en) * | 2004-09-07 | 2010-09-21 | Finisar Corporation | Off-module optical transceiver firmware paging |
| US7802124B2 (en) * | 2004-10-29 | 2010-09-21 | Finisar Corporation | Microcode configurable frequency clock |
| US7974538B2 (en) * | 2004-10-29 | 2011-07-05 | Finisar Corporation | Transaction for transceiver firmware download |
| US7957651B2 (en) * | 2004-10-29 | 2011-06-07 | Finisar Corporation | Configurable optical transceiver feature specific cost transaction |
| TWI460997B (zh) * | 2012-02-23 | 2014-11-11 | Alchip Technologies Ltd | 具雜訊抵抗力的可適性時脈信號產生器 |
| JP6478861B2 (ja) * | 2015-07-29 | 2019-03-06 | 京セラ株式会社 | 電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5675340A (en) * | 1995-04-07 | 1997-10-07 | Iowa State University Research Foundation, Inc. | Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects |
| US5754072A (en) * | 1995-06-07 | 1998-05-19 | Santa Barbara Research Center | Programmable circuitry for the generation of precision low noise clock and bias signals |
| US5668679A (en) * | 1995-12-21 | 1997-09-16 | Quantum Corporation | System for self-servowriting a disk drive |
-
1996
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-
1997
- 1997-11-20 US US08/974,858 patent/US5994940A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10154019A (ja) | 1998-06-09 |
| US5994940A (en) | 1999-11-30 |
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