JP2852972B2 - 差動出力端を有するｔｔｌからｅｃｌ／ｃｍｌへの変換回路 - Google Patents
差動出力端を有するｔｔｌからｅｃｌ／ｃｍｌへの変換回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Description
【発明の詳細な説明】 技術分野 本発明は、TTL入力端におけるTTL論理モード入力信号
をECL出力端においてECL論理モード出力信号へ変換する
新規なトランジスタ−トランジスタ論理（TTL）からエ
ミッタ結合型論理乃至は電流モード論理（ECL/CML）へ
の変換回路に関するものである。本変換回路は、相補的
乃至は差動ECL論理出力信号高及び低電位レベルを供給
し、出力端において電圧利得を与え、広範囲のTTL論理
入力信号電位レベルに亘って比較的一定なECL論理信号
高及び低電位レベルを与え、且つ出力端における高及び
低電位レベルの間の電圧スイングが小さいものであるこ
とを特徴としている。
をECL出力端においてECL論理モード出力信号へ変換する
新規なトランジスタ−トランジスタ論理（TTL）からエ
ミッタ結合型論理乃至は電流モード論理（ECL/CML）へ
の変換回路に関するものである。本変換回路は、相補的
乃至は差動ECL論理出力信号高及び低電位レベルを供給
し、出力端において電圧利得を与え、広範囲のTTL論理
入力信号電位レベルに亘って比較的一定なECL論理信号
高及び低電位レベルを与え、且つ出力端における高及び
低電位レベルの間の電圧スイングが小さいものであるこ
とを特徴としている。
従来技術 シングルエンデッド即ち単一出力TTL−ECL/CML変換回
路は、1988年９月13日付で発行された本発明者の発明に
関する米国特許第4,771,191号に記載されている。米国
特許第4,771,191号の第３図に図示してあるこのシング
ルエンデッド変換回路の概略回路図を第１図に示してあ
り、そこでは同一の参照符号を使用している。第１図の
変換回路の簡単化したブロック図を第２図に示してあ
り、回路の主要機能ブロック及び抵抗R104及びR82を除
いて構成要素を除去してある。
路は、1988年９月13日付で発行された本発明者の発明に
関する米国特許第4,771,191号に記載されている。米国
特許第4,771,191号の第３図に図示してあるこのシング
ルエンデッド変換回路の概略回路図を第１図に示してあ
り、そこでは同一の参照符号を使用している。第１図の
変換回路の簡単化したブロック図を第２図に示してあ
り、回路の主要機能ブロック及び抵抗R104及びR82を除
いて構成要素を除去してある。
TTL論理入力信号高及び低電位レベルは、TTL入力回路
で受取られ、該TTL入力回路は、例えば、ダイオード構
成要素58,60,106及び抵抗要素104及び102を有してい
る。論理信号高及び低電位レベルは、電流ミラー回路の
共通ベースノード結合においてTTL入力回路によって印
加される。入力信号に従ってダイオード94即ちベースコ
レクタ短絡型（BCS）トランジスタ要素によって与えら
れる電流ミラーの第一分岐回路を介して電流の流れが確
立される。この電流は、トランジスタ要素62によって与
えられる電流ミラーの第二分岐回路内にミラー動作され
る。従って、この電流ミラーの分岐回路内の電流の流れ
は、入力信号に従って二つのレベルの間で交互に変化す
る。この電流ミラー形態は、高速スイッチング動作を与
えるためにトランジスタ要素62の飽和を回避している。
更に、抵抗要素96及び98はバイアス用抵抗であり、それ
らは、高速のターオン動作のためにトランジスタ要素94
及び62における電圧レベルを設定する。
で受取られ、該TTL入力回路は、例えば、ダイオード構
成要素58,60,106及び抵抗要素104及び102を有してい
る。論理信号高及び低電位レベルは、電流ミラー回路の
共通ベースノード結合においてTTL入力回路によって印
加される。入力信号に従ってダイオード94即ちベースコ
レクタ短絡型（BCS）トランジスタ要素によって与えら
れる電流ミラーの第一分岐回路を介して電流の流れが確
立される。この電流は、トランジスタ要素62によって与
えられる電流ミラーの第二分岐回路内にミラー動作され
る。従って、この電流ミラーの分岐回路内の電流の流れ
は、入力信号に従って二つのレベルの間で交互に変化す
る。この電流ミラー形態は、高速スイッチング動作を与
えるためにトランジスタ要素62の飽和を回避している。
更に、抵抗要素96及び98はバイアス用抵抗であり、それ
らは、高速のターオン動作のためにトランジスタ要素94
及び62における電圧レベルを設定する。
TTL入力回路は、TTL高電位レベル乃至は電力レールV
CC乃至はVTTLとTTL低電位レベル乃至は電力レールGNDと
の間で動作する。TTL高電位電力レールVCCは、典型的に
は、4.5乃至は5.0Vであり、一方TTL低電位電力レールGN
Dは0Vである。TTL入力回路は、更に、TTL低電位レベルG
NDに関連して電圧レベルを確立する入力クランプ回路を
有している。ダイオード要素92,90,88は、例えば、接地
電位乃至は0Vより3VBE高い電位において電流ミラー第二
分岐回路トランジスタ要素62のコレクタノードにおける
最大電圧をクランプする。ダイオード要素92及び94は、
ECL出力端におけるECL論理出力信号高及び低電位レベル
の間のスイッチング動作乃至は遷移のために電流ミラー
回路の共通ベースノード結合におけるスレッシュホール
ド電圧レベルを確立する。この例においては、TTL入力
スレッシュホールドは2VBEに設定されている。
CC乃至はVTTLとTTL低電位レベル乃至は電力レールGNDと
の間で動作する。TTL高電位電力レールVCCは、典型的に
は、4.5乃至は5.0Vであり、一方TTL低電位電力レールGN
Dは0Vである。TTL入力回路は、更に、TTL低電位レベルG
NDに関連して電圧レベルを確立する入力クランプ回路を
有している。ダイオード要素92,90,88は、例えば、接地
電位乃至は0Vより3VBE高い電位において電流ミラー第二
分岐回路トランジスタ要素62のコレクタノードにおける
最大電圧をクランプする。ダイオード要素92及び94は、
ECL出力端におけるECL論理出力信号高及び低電位レベル
の間のスイッチング動作乃至は遷移のために電流ミラー
回路の共通ベースノード結合におけるスレッシュホール
ド電圧レベルを確立する。この例においては、TTL入力
スレッシュホールドは2VBEに設定されている。
ECL出力回路は、実効的に、ECL高電位レベル乃至は0V
の電力レールのGNDとECL低電位レベル乃至は典型的には
−4.5V又は−5.0Vである電力レールVEEとの間に結合さ
れている。このECL出力回路は、電流ミラー第二分岐回
路トランジスタ要素62のコレクタノードへ結合されてい
るエミッタホロワ出力バッファトランジスタ要素64によ
って与えられている。トランジスタ要素62のコレクタノ
ード100は、ECL出力回路に対する出力スイッチングノー
ドを与えている。
の電力レールのGNDとECL低電位レベル乃至は典型的には
−4.5V又は−5.0Vである電力レールVEEとの間に結合さ
れている。このECL出力回路は、電流ミラー第二分岐回
路トランジスタ要素62のコレクタノードへ結合されてい
るエミッタホロワ出力バッファトランジスタ要素64によ
って与えられている。トランジスタ要素62のコレクタノ
ード100は、ECL出力回路に対する出力スイッチングノー
ドを与えている。
ECL出力回路は、更に、出力バッファエミッタホロワ
トランジスタ要素64とECL出力ノード72との間において
スタックの形態に結合されているダイオード要素66及び
68と抵抗要素70とによって与えられるレベルシフト回路
を有している。電流ソース（供給）用トランジスタ要素
76とテール抵抗78とによって与えられるECL電流シンク
（吸込み）は、ECL出力ノード72とECL低電位電力レール
VEEとの間に結合されている。
トランジスタ要素64とECL出力ノード72との間において
スタックの形態に結合されているダイオード要素66及び
68と抵抗要素70とによって与えられるレベルシフト回路
を有している。電流ソース（供給）用トランジスタ要素
76とテール抵抗78とによって与えられるECL電流シンク
（吸込み）は、ECL出力ノード72とECL低電位電力レール
VEEとの間に結合されている。
この従来の変換回路は三つの機能を達成する。第一
に、それは、TTL論理入力信号高及び低電位レベルからE
CL論理出力信号高及び低電位レベルへの電圧レベルのシ
フトを与える。第二に、それは、基準電圧レベルに対す
る基準を、TTL低電位電力レールからECL高電位電力レー
ル（この例においては、これらの電位レベル及び電力レ
ールは一致している）への変換を与える。第三に、この
変換回路は、飽和動作領域で動作するTTLトランジスタ
要素から非飽和動作領域で動作するECLトランジスタ要
素への遷移を与えている。第１図の回路において、これ
らの機能は、電流ミラー第二分岐回路トランジスタ要素
62のコレクタノード100へ結合されているECL出力回路と
電流ミラー回路とによって達成されている。更に、米国
特許第4,771,191号に記載される如く、第１図の回路
は、例えば、AV＝７の典型的な回路構成要素の値に対す
るTTL論理入力信号に亘ってECL論理出力信号の電圧利得
を与えている。第１図の回路のその他の特徴は以下の如
くである。
に、それは、TTL論理入力信号高及び低電位レベルからE
CL論理出力信号高及び低電位レベルへの電圧レベルのシ
フトを与える。第二に、それは、基準電圧レベルに対す
る基準を、TTL低電位電力レールからECL高電位電力レー
ル（この例においては、これらの電位レベル及び電力レ
ールは一致している）への変換を与える。第三に、この
変換回路は、飽和動作領域で動作するTTLトランジスタ
要素から非飽和動作領域で動作するECLトランジスタ要
素への遷移を与えている。第１図の回路において、これ
らの機能は、電流ミラー第二分岐回路トランジスタ要素
62のコレクタノード100へ結合されているECL出力回路と
電流ミラー回路とによって達成されている。更に、米国
特許第4,771,191号に記載される如く、第１図の回路
は、例えば、AV＝７の典型的な回路構成要素の値に対す
るTTL論理入力信号に亘ってECL論理出力信号の電圧利得
を与えている。第１図の回路のその他の特徴は以下の如
くである。
変換回路内に電流ミラー回路形態が設けられているの
で、コレクタ経路抵抗82は、スイング抵抗であり、それ
はECL論理出力信号高及び低電位レベルの間の出力電位
のスイング即ち振れを設定する。更に、抵抗要素82を横
断しての電圧降下は、入力クランプ回路と抵抗104を横
断しての電圧降下とによって設定される。好適実施例に
おいては、これらの構成要素は、抵抗要素82を横断して
の電圧降下が約1VBEであるように選択されており、従っ
てECL論理出力信号高及び低電位レベルの間に1VBEの比
較的小さな電圧スイングを確立する。この従来の出力ス
イングよりも小さな電圧スイングは、より高速のスイッ
チング動作を行なうことを可能とする。
で、コレクタ経路抵抗82は、スイング抵抗であり、それ
はECL論理出力信号高及び低電位レベルの間の出力電位
のスイング即ち振れを設定する。更に、抵抗要素82を横
断しての電圧降下は、入力クランプ回路と抵抗104を横
断しての電圧降下とによって設定される。好適実施例に
おいては、これらの構成要素は、抵抗要素82を横断して
の電圧降下が約1VBEであるように選択されており、従っ
てECL論理出力信号高及び低電位レベルの間に1VBEの比
較的小さな電圧スイングを確立する。この従来の出力ス
イングよりも小さな電圧スイングは、より高速のスイッ
チング動作を行なうことを可能とする。
更に、この回路構成は、出力端におけるスイッチング
動作用の遷移領域を、例えば、2VBEのTTL入力スレッシ
ュホールド電圧レベルのそれぞれの側において約60mV以
内に拘束している。従って、ECL論理出力信号は、広範
囲のTTL論理信号入力電圧レベルに亘って一定且つ安定
な状態を維持する。
動作用の遷移領域を、例えば、2VBEのTTL入力スレッシ
ュホールド電圧レベルのそれぞれの側において約60mV以
内に拘束している。従って、ECL論理出力信号は、広範
囲のTTL論理信号入力電圧レベルに亘って一定且つ安定
な状態を維持する。
第１図の回路はその他の従来の変換回路と比較して付
加的な利点及び機能を提供するものであるが、それはシ
いングルエンデッド出力に制限されるものである。米国
特許第4,771,191号に記載される第１図の例において
は、その変換回路は、本質的に反転型であり、且つECL
出力はTTL論理入力信号の高又は低電位レベルに関して
反転された出力OUTNである。電圧利得を与え、小さな出
力電圧の振れでより高速のスイッチング動作を与え、且
つ広範囲のTTL論理入力信号電圧レベル変動に亘ってECL
出力端において一定且つ安定な高及び低電位レベルを維
持する遷移領域が狭いという第１図の変換回路の利点を
維持しながら、相補的なECL出力OUT及びOUTNを与えるた
めに回路を再構成乃至は再配置することは自明ではな
い。
加的な利点及び機能を提供するものであるが、それはシ
いングルエンデッド出力に制限されるものである。米国
特許第4,771,191号に記載される第１図の例において
は、その変換回路は、本質的に反転型であり、且つECL
出力はTTL論理入力信号の高又は低電位レベルに関して
反転された出力OUTNである。電圧利得を与え、小さな出
力電圧の振れでより高速のスイッチング動作を与え、且
つ広範囲のTTL論理入力信号電圧レベル変動に亘ってECL
出力端において一定且つ安定な高及び低電位レベルを維
持する遷移領域が狭いという第１図の変換回路の利点を
維持しながら、相補的なECL出力OUT及びOUTNを与えるた
めに回路を再構成乃至は再配置することは自明ではな
い。
目 的 本発明は、以上の点に鑑みなされたものであり、上述
した如き従来技術の欠点を解消し、TTL論理入力信号に
応答して相補的乃至は差動的ECL論理出力信号高及び低
電位レベルを供給することの可能な新規なTTLからECL/C
MLへの変換回路を提供することを目的とする。本発明の
別の目的とするところは、米国特許第4,771,191号に記
載するシングルエンデッド型出力変換回路の特徴及び利
点を維持したまま相補的乃至は差動的出力を与えるTTL
からECL/CMLへの変換回路を提供することである。従っ
て、本発明は、電圧利得を与え、出力スイングが小さ
く、遷移領域が狭く、且つ相補的乃至は差動的出力を供
給することが可能なTTLからECL/CMLへの変換回路を提供
すものである。
した如き従来技術の欠点を解消し、TTL論理入力信号に
応答して相補的乃至は差動的ECL論理出力信号高及び低
電位レベルを供給することの可能な新規なTTLからECL/C
MLへの変換回路を提供することを目的とする。本発明の
別の目的とするところは、米国特許第4,771,191号に記
載するシングルエンデッド型出力変換回路の特徴及び利
点を維持したまま相補的乃至は差動的出力を与えるTTL
からECL/CMLへの変換回路を提供することである。従っ
て、本発明は、電圧利得を与え、出力スイングが小さ
く、遷移領域が狭く、且つ相補的乃至は差動的出力を供
給することが可能なTTLからECL/CMLへの変換回路を提供
すものである。
構 成 本発明によれば、TTLからECL/CMLへの変換回路が提供
され、それは、高及び低電位レベルのTTL論理信号を受
取るためTTL入力回路を有すると共に、共通エミッタノ
ード結合と結合された第一及び第二電流ミラー分岐回路
を具備する電流ミラー回路を有している。第一及び第二
電流ミラー分岐回路は共通ベースノード結合へ結合され
ており、該共通ベースノード結合はTTL入力回路へ接続
されている。TTL入力回路は、TTL入力回路におけるTTL
論理信号高及び低電位レベルに応答して第一電流ミラー
分岐回路をそれぞれ実質的に導通状態及び非導通状態と
させる電流ミラー回路へ動作結合されているバイアス回
路要素で形成されている。第二電流ミラー分岐回路は、
第一電流ミラー分岐回路における電流をミラー動作す
る。
され、それは、高及び低電位レベルのTTL論理信号を受
取るためTTL入力回路を有すると共に、共通エミッタノ
ード結合と結合された第一及び第二電流ミラー分岐回路
を具備する電流ミラー回路を有している。第一及び第二
電流ミラー分岐回路は共通ベースノード結合へ結合され
ており、該共通ベースノード結合はTTL入力回路へ接続
されている。TTL入力回路は、TTL入力回路におけるTTL
論理信号高及び低電位レベルに応答して第一電流ミラー
分岐回路をそれぞれ実質的に導通状態及び非導通状態と
させる電流ミラー回路へ動作結合されているバイアス回
路要素で形成されている。第二電流ミラー分岐回路は、
第一電流ミラー分岐回路における電流をミラー動作す
る。
本発明によれば、差動増幅器ゲートは、共通エミッタ
ノード結合へ結合されているエミッタノードを持った差
動増幅器第一及び第二ゲートトランジスタ要素を具備し
ている。重要なことであるが、差動増幅器第一ゲートト
ランジスタ要素は第二電流ミラー分岐回路を構成してい
る。電流シンク抵抗要素が共通エミッタノード結合へ結
合されており、且つ第二ゲートトランジスタ要素のフィ
ードバック制御をバイアスするためのフィードバックバ
イアス用要素を与えている。
ノード結合へ結合されているエミッタノードを持った差
動増幅器第一及び第二ゲートトランジスタ要素を具備し
ている。重要なことであるが、差動増幅器第一ゲートト
ランジスタ要素は第二電流ミラー分岐回路を構成してい
る。電流シンク抵抗要素が共通エミッタノード結合へ結
合されており、且つ第二ゲートトランジスタ要素のフィ
ードバック制御をバイアスするためのフィードバックバ
イアス用要素を与えている。
本発明は、更に、差動増幅器第一トランジスタ要素の
ベースノードにおいて印加される高及び低電位レベルの
間の中間のスレッシュホールド電圧レベルを印加するた
めに差動増幅器第二ゲートトランジスタ要素のベースノ
ードへ結合されているスレッシュホールドクランプ回路
を提供している。このスレッシュホールドクランプ回路
は、このスレッシュホールド電圧レベルにおいてTTL入
力スレッシュホールドを確立する。TTL入力回路におい
て印加されるTTL論理信号高及び低電位レベル及びその
結果共通エミッタノード結合において電流シンク用抵抗
要素を横断して確立されるフィードバックバイアスレベ
ルに従って、第一及び第二ゲートトランジスタ要素の一
方が比較的導通状態となり且つ他方が比較的非導通状態
となる。
ベースノードにおいて印加される高及び低電位レベルの
間の中間のスレッシュホールド電圧レベルを印加するた
めに差動増幅器第二ゲートトランジスタ要素のベースノ
ードへ結合されているスレッシュホールドクランプ回路
を提供している。このスレッシュホールドクランプ回路
は、このスレッシュホールド電圧レベルにおいてTTL入
力スレッシュホールドを確立する。TTL入力回路におい
て印加されるTTL論理信号高及び低電位レベル及びその
結果共通エミッタノード結合において電流シンク用抵抗
要素を横断して確立されるフィードバックバイアスレベ
ルに従って、第一及び第二ゲートトランジスタ要素の一
方が比較的導通状態となり且つ他方が比較的非導通状態
となる。
本発明によれば、相補的第一及び第二ECL出力回路
が、それぞれ、差動増幅器第一及び第二ゲートトランジ
スタ要素のコレクタノードへ結合されている。これらの
コレクタノードは、差動ECL出力回路に対し出力スイッ
チングノードを与えている。各ECL出力回路は、第一及
び第二ゲートトランジスタ要素の一方のコレクタノード
へ結合されている出力バッファエミッタホロワトランジ
スタ要素を有している。レベルシフト回路が、出力バッ
ファエミッタホロワトランジスタ要素をそれぞれの相補
的ECL出力端へ結合している。ECL電流シンクがそれぞれ
のECL出力端へ結合されている。
が、それぞれ、差動増幅器第一及び第二ゲートトランジ
スタ要素のコレクタノードへ結合されている。これらの
コレクタノードは、差動ECL出力回路に対し出力スイッ
チングノードを与えている。各ECL出力回路は、第一及
び第二ゲートトランジスタ要素の一方のコレクタノード
へ結合されている出力バッファエミッタホロワトランジ
スタ要素を有している。レベルシフト回路が、出力バッ
ファエミッタホロワトランジスタ要素をそれぞれの相補
的ECL出力端へ結合している。ECL電流シンクがそれぞれ
のECL出力端へ結合されている。
それぞれの相補的ECL出力端の出力電圧スイングを画
定するために、第一及び第二スイング抵抗要素が、それ
ぞれ、一端において、差動増幅器第一及び第二ゲートト
ランジスタ要素のコレクタノードへ結合されている。こ
れら第一及び第二スイング抵抗要素の各々の他端は、電
圧レベルシフト構成要素を介して、スレッシュホールド
クランプ回路及びTTL入力回路の両方へ結合されてい
る。電圧レベルシフト構成要素を介して、前記スレッシ
ュホールドクランプ回路は、それぞれの第一及び第二ゲ
ートトランジスタ要素のコレクタノードにおける最大電
圧レベルを、スレッシュホールド電圧レベルより高い選
択した電圧レベルへクランプする。更に、このスレッシ
ュホールドクランプ回路及びTTL入力回路は、バイアス
用構成要素を介して、それぞれの第一及び第二スイング
抵抗要素を横断してのスイング電圧降下を決定する。
定するために、第一及び第二スイング抵抗要素が、それ
ぞれ、一端において、差動増幅器第一及び第二ゲートト
ランジスタ要素のコレクタノードへ結合されている。こ
れら第一及び第二スイング抵抗要素の各々の他端は、電
圧レベルシフト構成要素を介して、スレッシュホールド
クランプ回路及びTTL入力回路の両方へ結合されてい
る。電圧レベルシフト構成要素を介して、前記スレッシ
ュホールドクランプ回路は、それぞれの第一及び第二ゲ
ートトランジスタ要素のコレクタノードにおける最大電
圧レベルを、スレッシュホールド電圧レベルより高い選
択した電圧レベルへクランプする。更に、このスレッシ
ュホールドクランプ回路及びTTL入力回路は、バイアス
用構成要素を介して、それぞれの第一及び第二スイング
抵抗要素を横断してのスイング電圧降下を決定する。
本発明に基づいて電流ミラー第一及び第二分岐回路と
共に一体化した差動増幅器第一及び第二ゲートトランジ
スタ要素の特徴及び利点は、第一及び第二スイング抵抗
要素を横断して画定した電圧降下が、相補的乃至は差動
的ECL論理出力信号に対する出力電圧のスイング（振
れ）を画定するということである。同時に、同時的に作
用し協働する電流ミラー及び差動増幅器回路は、電圧利
得を与え、出力スイングを小さくし、且つ相補的乃至は
差動的ECL出力の両方に対し狭い遷移領域を与えること
を可能としている。
共に一体化した差動増幅器第一及び第二ゲートトランジ
スタ要素の特徴及び利点は、第一及び第二スイング抵抗
要素を横断して画定した電圧降下が、相補的乃至は差動
的ECL論理出力信号に対する出力電圧のスイング（振
れ）を画定するということである。同時に、同時的に作
用し協働する電流ミラー及び差動増幅器回路は、電圧利
得を与え、出力スイングを小さくし、且つ相補的乃至は
差動的ECL出力の両方に対し狭い遷移領域を与えること
を可能としている。
好適実施例においては、TTL入力バイアス回路要素及
びスレッシュホールド回路要素は、ゲートトランジスタ
要素が導通状態にある場合に第一ゲートトランジスタ要
素のコレクタノードへ結合されている第一スイング抵抗
要素を横断しての電圧降下が約1VBEであるか又は例えば
2/3VBEなどのような1VBEの一部であるように選択され且
つ構成されている。第二スイング抵抗要素を横断しての
電圧降下は、同様に、スレッシュホールドクランプ回路
及びTTL入力回路によって確立される。その結果、相補
的ECL出力の出力スイングは、高速スイッチング動作を
行なうために、1VBE又は例えば2/3VBEなどのような1VBE
の一部へ制限されている。
びスレッシュホールド回路要素は、ゲートトランジスタ
要素が導通状態にある場合に第一ゲートトランジスタ要
素のコレクタノードへ結合されている第一スイング抵抗
要素を横断しての電圧降下が約1VBEであるか又は例えば
2/3VBEなどのような1VBEの一部であるように選択され且
つ構成されている。第二スイング抵抗要素を横断しての
電圧降下は、同様に、スレッシュホールドクランプ回路
及びTTL入力回路によって確立される。その結果、相補
的ECL出力の出力スイングは、高速スイッチング動作を
行なうために、1VBE又は例えば2/3VBEなどのような1VBE
の一部へ制限されている。
本発明の別の特徴によれば、第二ゲートトランジスタ
要素のコレクタノードへ結合されている第二スイング抵
抗要素の抵抗値は、共通エミッタノード結合における電
流シンク抵抗要素の抵抗値又は例えば抵抗値の2/3など
のような抵抗値の一部の値と実質的に等しい。この構成
の特徴は、第一及び第二電流ミラー分岐回路がターンオ
ンし且つTTL入力回路におけるTTL論理入力信号高電位レ
ベルに応答して導通状態にある場合に、共通エミッタノ
ード結合における電流シンク抵抗要素を横断しての電圧
降下が、第二ゲートトランジスタ要素が実質的にターン
オンし且つ比較的非導通状態のままであるようなレベル
に共通エミッタノード結合における電位レベルを上昇さ
せるということである。第一及び第二ゲートトランジス
タ要素は、差動増幅器ゲートを提供している。
要素のコレクタノードへ結合されている第二スイング抵
抗要素の抵抗値は、共通エミッタノード結合における電
流シンク抵抗要素の抵抗値又は例えば抵抗値の2/3など
のような抵抗値の一部の値と実質的に等しい。この構成
の特徴は、第一及び第二電流ミラー分岐回路がターンオ
ンし且つTTL入力回路におけるTTL論理入力信号高電位レ
ベルに応答して導通状態にある場合に、共通エミッタノ
ード結合における電流シンク抵抗要素を横断しての電圧
降下が、第二ゲートトランジスタ要素が実質的にターン
オンし且つ比較的非導通状態のままであるようなレベル
に共通エミッタノード結合における電位レベルを上昇さ
せるということである。第一及び第二ゲートトランジス
タ要素は、差動増幅器ゲートを提供している。
好適実施例においては、スレッシュホールド回路要素
は、第二トランジスタ要素のベースノードにおいて印加
されるスレッシュホールド電圧レベルが約2VBEに設定さ
れるように選択され且つ構成されている。その結果、TT
L入力スレッシュホールドは2VBEに設定され、第一及び
第二スイング抵抗要素を横断しての電圧スイング及び相
補的ECL出力端における出力スイングは2/3VBEである。
本発明の構成によれば、従来の変換回路機能が維持さ
れ、即ち電圧利得が得られ、出力スイングが小さく、且
つ遷移領域が狭いという特徴が得られると共に、相補的
なECL出力が得られる。
は、第二トランジスタ要素のベースノードにおいて印加
されるスレッシュホールド電圧レベルが約2VBEに設定さ
れるように選択され且つ構成されている。その結果、TT
L入力スレッシュホールドは2VBEに設定され、第一及び
第二スイング抵抗要素を横断しての電圧スイング及び相
補的ECL出力端における出力スイングは2/3VBEである。
本発明の構成によれば、従来の変換回路機能が維持さ
れ、即ち電圧利得が得られ、出力スイングが小さく、且
つ遷移領域が狭いという特徴が得られると共に、相補的
なECL出力が得られる。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
本発明の一実施例に基づいて構成された相補的ECL論
理出力信号を供給するTTLからECL/CMLへの変換回路を第
３図に示してあり、その変換回路の簡単化したブロック
図を第４図に示してある。TTL論理入力信号は、ダイオ
ード要素D1,D2,D3と分圧器抵抗要素R1及びR2を具備する
TTL入力回路で受取られる。このTTL入力回路は、例えば
5.0Vの電圧レベルを有するTTL高電位電力レールVCCと例
えば0Vの電圧レベルを有するTTL低電位電力レールGNDと
の間に結合されている。TTL論理入力信号高及び低電位
レベルは、トランジスタ要素Q1及びQ2によって与えられ
る第一及び第二分岐回路を具備する電流ミラー回路の共
通ベースノード結合Ａにおいて印加される。
理出力信号を供給するTTLからECL/CMLへの変換回路を第
３図に示してあり、その変換回路の簡単化したブロック
図を第４図に示してある。TTL論理入力信号は、ダイオ
ード要素D1,D2,D3と分圧器抵抗要素R1及びR2を具備する
TTL入力回路で受取られる。このTTL入力回路は、例えば
5.0Vの電圧レベルを有するTTL高電位電力レールVCCと例
えば0Vの電圧レベルを有するTTL低電位電力レールGNDと
の間に結合されている。TTL論理入力信号高及び低電位
レベルは、トランジスタ要素Q1及びQ2によって与えられ
る第一及び第二分岐回路を具備する電流ミラー回路の共
通ベースノード結合Ａにおいて印加される。
トランジスタ要素Q1は、電流ミラーの第一分岐回路を
与えており、且つBCSトランジスタ要素ダイオードであ
る。第一分岐回路ダイオードQ1は、TTL論理入力信号高
電位レベルがTTL入力端に表われる場合に、導通状態で
ある。ダイオードQ1は、TTL入力端における低電位のTTL
論理入力信号に応答して実質的に非導通状態となる。ト
ランジスタ要素Q2によって与えられる電流ミラーの第二
分岐回路は、第一分岐回路内の電流をミラー動作する。
トランジスタ要素Q1及びQ2は、共通エミッタノード結合
Ｄで一体的に結合されており、それは電流シンク抵抗要
素R6を介して接地電位電力レールGNDへ接続されてい
る。
与えており、且つBCSトランジスタ要素ダイオードであ
る。第一分岐回路ダイオードQ1は、TTL論理入力信号高
電位レベルがTTL入力端に表われる場合に、導通状態で
ある。ダイオードQ1は、TTL入力端における低電位のTTL
論理入力信号に応答して実質的に非導通状態となる。ト
ランジスタ要素Q2によって与えられる電流ミラーの第二
分岐回路は、第一分岐回路内の電流をミラー動作する。
トランジスタ要素Q1及びQ2は、共通エミッタノード結合
Ｄで一体的に結合されており、それは電流シンク抵抗要
素R6を介して接地電位電力レールGNDへ接続されてい
る。
第一及び第二ゲートトランジスタ要素Q2及びQ3によっ
て与えられる差動増幅器ゲートは、本変換回路内の電流
ミラー回路と協働的に作用する。電流ミラー第二分岐回
路トランジスタ要素Q2は、差動増幅器第一ゲートトラン
ジスタ要素Q2を与えている。第一及び第二ゲートトラン
ジスタ要素Q2及びQ3は、共通エミッタノード結合Ｄにお
いて一体的に結合されている。第一及び第二ゲートトラ
ンジスタ要素Q2及びQ3のコレクタノードＢ及びＣは、そ
れぞれ、スイング抵抗要素R3及びR4へ結合されており、
それらは、抵抗要素R5を介して、TTL高電位電力レールV
CCへ結合されている。
て与えられる差動増幅器ゲートは、本変換回路内の電流
ミラー回路と協働的に作用する。電流ミラー第二分岐回
路トランジスタ要素Q2は、差動増幅器第一ゲートトラン
ジスタ要素Q2を与えている。第一及び第二ゲートトラン
ジスタ要素Q2及びQ3は、共通エミッタノード結合Ｄにお
いて一体的に結合されている。第一及び第二ゲートトラ
ンジスタ要素Q2及びQ3のコレクタノードＢ及びＣは、そ
れぞれ、スイング抵抗要素R3及びR4へ結合されており、
それらは、抵抗要素R5を介して、TTL高電位電力レールV
CCへ結合されている。
TTL入力スレッシュホールド、即ち差動増幅器第二ゲ
ートトランジスタ要素Q3のベースノードにおいて印加さ
れるスレッシュホールド電圧は、スレッシュホールドク
ランプ回路によって確立される。このスレッシュホール
ドクランプ回路は、例えば、トランジスタ要素Q3のベー
スノードとTTL低電位電力レールGNDとの間に結合されて
いるBCSトランジスタ要素ダイオードD5及びD6からなる
ダイオードスタックを有している。明らかなことである
が、ダイオード要素D5及びD6を横断して1VBEの電圧降下
を有するダイオードスタックは、第二ゲートトランジス
タ要素Q3のベースノードにおいて2VBEのスレッシュホー
ルド電圧レベルを確立し、そのことは、後述する如く、
相補的ECL出力のスイッチング動作に対する2VBEのTTL入
力スレッシュホールドを確立する。
ートトランジスタ要素Q3のベースノードにおいて印加さ
れるスレッシュホールド電圧は、スレッシュホールドク
ランプ回路によって確立される。このスレッシュホール
ドクランプ回路は、例えば、トランジスタ要素Q3のベー
スノードとTTL低電位電力レールGNDとの間に結合されて
いるBCSトランジスタ要素ダイオードD5及びD6からなる
ダイオードスタックを有している。明らかなことである
が、ダイオード要素D5及びD6を横断して1VBEの電圧降下
を有するダイオードスタックは、第二ゲートトランジス
タ要素Q3のベースノードにおいて2VBEのスレッシュホー
ルド電圧レベルを確立し、そのことは、後述する如く、
相補的ECL出力のスイッチング動作に対する2VBEのTTL入
力スレッシュホールドを確立する。
本変換回路は、相補的乃至は差動的ECL出力を供給す
るための第一及び第二ECL出力回路を与えている。第一E
CL出力回路は、第一ゲートトランジスタ要素Q2のコレク
タノードＢへ結合されているエミッタホロワ出力バッフ
ァトランジスタ要素Q4によって与えられている。第一レ
ベルシフト回路は、エミッタホロワトランジスタ要素Q4
と相補的乃至は反転ECL出力端OUTNとの間にスタック形
態に直列的に結合されているBCSトランジスタ要素ダイ
オードD7及びD8及びレベルシフト抵抗要素R7によって与
えられている。第一ECL出力電流シンク11は、反転ECL出
力端OUTNをECL低電位電力レールVEEへ結合している。電
流シンク11は、電流源電圧供給源及びテール抵抗を具備
する電流源トランジスタ要素である。
るための第一及び第二ECL出力回路を与えている。第一E
CL出力回路は、第一ゲートトランジスタ要素Q2のコレク
タノードＢへ結合されているエミッタホロワ出力バッフ
ァトランジスタ要素Q4によって与えられている。第一レ
ベルシフト回路は、エミッタホロワトランジスタ要素Q4
と相補的乃至は反転ECL出力端OUTNとの間にスタック形
態に直列的に結合されているBCSトランジスタ要素ダイ
オードD7及びD8及びレベルシフト抵抗要素R7によって与
えられている。第一ECL出力電流シンク11は、反転ECL出
力端OUTNをECL低電位電力レールVEEへ結合している。電
流シンク11は、電流源電圧供給源及びテール抵抗を具備
する電流源トランジスタ要素である。
第二ECL出力回路は、第二ゲートトランジスタ要素Q3
のコレクタノードＣへ結合されている出力バッファエミ
ッタホロワトランジスタ要素Q5によって与えられてい
る。第二レベルシフト回路は、エミッタホロワトランジ
スタ要素Q5と直接的ECL出力端OUTとの間にスタック形態
に直列的に結合されているBCSトランジスタ要素ダイオ
ードD9及びD10及びレベルシフト抵抗要素R8によって与
えられている。第二ECL出力電流シンク12は、直接的ECL
出力端OUTをECL低電位電力レールVEEへ結合している。E
CL電流シンク12は、電流源電圧供給源及びテール抵抗要
素を具備する電流源抵抗要素である。
のコレクタノードＣへ結合されている出力バッファエミ
ッタホロワトランジスタ要素Q5によって与えられてい
る。第二レベルシフト回路は、エミッタホロワトランジ
スタ要素Q5と直接的ECL出力端OUTとの間にスタック形態
に直列的に結合されているBCSトランジスタ要素ダイオ
ードD9及びD10及びレベルシフト抵抗要素R8によって与
えられている。第二ECL出力電流シンク12は、直接的ECL
出力端OUTをECL低電位電力レールVEEへ結合している。E
CL電流シンク12は、電流源電圧供給源及びテール抵抗要
素を具備する電流源抵抗要素である。
本変換回路内のバイアス電圧レベルは、更に、以下の
如くにして確立される。スレッシュホールド回路は、ス
イング抵抗要素R3及びR4へ結合されている付加的なBCS
トランジスタ要素ダイオードD4を有しており、該スイン
グ抵抗要素は差動増幅器第一及び第二ゲートトランジス
タ要素Q2及びQ3のコレクタノードB,Cへ結合されてい
る。従って、スレッシュホールドクランプ回路は、２φ
（φ＝VBE）のスレッシュホールド電圧レベルをクラン
プするのみならず、コレクタノードB,Cの最大電圧レベ
ルを３φにクランプする。ダイオードD6,D5,D4,D3を介
して接地電位GNDからの電流ループに続いて、接地への
帰還ループは、抵抗要素R2、ダイオード要素D2、電流ミ
ラー分岐回路ベースエミッタ接合VBEの一つ、及び抵抗
要素R6を介して接地電位へ到達する。
如くにして確立される。スレッシュホールド回路は、ス
イング抵抗要素R3及びR4へ結合されている付加的なBCS
トランジスタ要素ダイオードD4を有しており、該スイン
グ抵抗要素は差動増幅器第一及び第二ゲートトランジス
タ要素Q2及びQ3のコレクタノードB,Cへ結合されてい
る。従って、スレッシュホールドクランプ回路は、２φ
（φ＝VBE）のスレッシュホールド電圧レベルをクラン
プするのみならず、コレクタノードB,Cの最大電圧レベ
ルを３φにクランプする。ダイオードD6,D5,D4,D3を介
して接地電位GNDからの電流ループに続いて、接地への
帰還ループは、抵抗要素R2、ダイオード要素D2、電流ミ
ラー分岐回路ベースエミッタ接合VBEの一つ、及び抵抗
要素R6を介して接地電位へ到達する。
スレッシュホールドクランプ回路は、電流シンク抵抗
要素R6を横断して1VBEの電圧降下を確立する。明らかな
如く、TTL入力回路及びスレッシュホールドクランプ回
路のバイアス回路構成要素は、抵抗R2を横断しての電圧
降下が1VBE乃至は１φであるように選択されている。電
流ミラートランジスタ要素Q1及びQ2が導通状態にある場
合には、電流ミラー第一分岐トランジスタ要素Q1を介し
てのコレクタ電流ICQ1は１φ/R2である。Q1に対するト
ランジスタ要素Q2のエミッタ面積の比が２であるように
選択されている場合には、電流ミラー第二分岐トランジ
スタ要素Q2（それは、差動増幅器第一ゲートトランジス
タ要素でもある）を介してのコレクタ電流ICQ2は２φ/R
2である。Q1及びQ2が導通状態にある場合の結合電流IR6
は３φ/R2である。第二ゲートトランジスタ要素Q3が導
通状態にある場合には、コレクタ電流ICQ3は１φ/R6で
あり、それは電流シンク用抵抗要素R6を介しての電流I
R6である。
要素R6を横断して1VBEの電圧降下を確立する。明らかな
如く、TTL入力回路及びスレッシュホールドクランプ回
路のバイアス回路構成要素は、抵抗R2を横断しての電圧
降下が1VBE乃至は１φであるように選択されている。電
流ミラートランジスタ要素Q1及びQ2が導通状態にある場
合には、電流ミラー第一分岐トランジスタ要素Q1を介し
てのコレクタ電流ICQ1は１φ/R2である。Q1に対するト
ランジスタ要素Q2のエミッタ面積の比が２であるように
選択されている場合には、電流ミラー第二分岐トランジ
スタ要素Q2（それは、差動増幅器第一ゲートトランジス
タ要素でもある）を介してのコレクタ電流ICQ2は２φ/R
2である。Q1及びQ2が導通状態にある場合の結合電流IR6
は３φ/R2である。第二ゲートトランジスタ要素Q3が導
通状態にある場合には、コレクタ電流ICQ3は１φ/R6で
あり、それは電流シンク用抵抗要素R6を介しての電流I
R6である。
スイング抵抗要素R3及びR4の値に対する解は以下の如
くである。スイング抵抗R3を横断しての電圧降下VR3は
以下の如くである。
くである。スイング抵抗R3を横断しての電圧降下VR3は
以下の如くである。
VR3＝２φ・R3/R2 電圧降下VR3は、出力端におけるスイング電圧を確立
し、例えば、高速スイッチング動作のために2/3φに選
択されている。代入し且つR2に対して解くことにより次
式が得られる。
し、例えば、高速スイッチング動作のために2/3φに選
択されている。代入し且つR2に対して解くことにより次
式が得られる。
２φ/3＝２φ・R3/R2 R2＝3R3 所望の電流レベルの場合、R3は1Kであり且つR2は3KΩ
である。スイング抵抗R4を横断してのスイング電圧降下
VR4がVR3と同一であることが望ましい。
である。スイング抵抗R4を横断してのスイング電圧降下
VR4がVR3と同一であることが望ましい。
VR4＝φ・R4/R6＝２φ・R3/R2 R4について解くと、次式が得られる。
R4＝２・R3・R6/R2 R6がR6を介して所望の電流レベルに対して1Kとして選
択され、且つR2は3Kである。
択され、且つR2は3Kである。
R4＝2/3R3＝666Ω 回路抵抗値の例を表Ｉに要約してある。
表 Ｉ R1 3.84K R2 3K R3 1K R4 666Ω R5 2.4K R6 1K TTL入力端においてTTL論理入力信号が低電位レベルで
あると、ノードＡも、例えば、0Vに近い低電位レベルに
ある。電流ミラー分岐回路を介して電流が流れていない
ので、第一ゲートトランジスタ要素のコレクタノードＢ
はダイオード要素D6,D5,D4を介してスレッシュホールド
クランプ回路によってクランプされた3VBE乃至は３φレ
ベルにある。第二ゲートトランジスタ要素Q3のベースノ
ードに2VBE乃至は２φのスレッシュホールド電圧レベル
が印加されると、トランジスタ要素Q3が導通状態とな
る。従って、第二ゲートトランジスタ要素Q3のコレクタ
ノードＣは接地電位GNDよりも高い２φレベルにある。
共通エミッタ結合ノードＤは、電流シンク抵抗R6を横断
しての電圧降下が１φである結果、接地電位GNDよりも
１φ高いレベルにある。
あると、ノードＡも、例えば、0Vに近い低電位レベルに
ある。電流ミラー分岐回路を介して電流が流れていない
ので、第一ゲートトランジスタ要素のコレクタノードＢ
はダイオード要素D6,D5,D4を介してスレッシュホールド
クランプ回路によってクランプされた3VBE乃至は３φレ
ベルにある。第二ゲートトランジスタ要素Q3のベースノ
ードに2VBE乃至は２φのスレッシュホールド電圧レベル
が印加されると、トランジスタ要素Q3が導通状態とな
る。従って、第二ゲートトランジスタ要素Q3のコレクタ
ノードＣは接地電位GNDよりも高い２φレベルにある。
共通エミッタ結合ノードＤは、電流シンク抵抗R6を横断
しての電圧降下が１φである結果、接地電位GNDよりも
１φ高いレベルにある。
相補的ECL出力OUTNを供給する相補的ECL出力回路にお
いて、コレクタノードＢにおける３φ電位レベルは、エ
ミッタホロワトランジスタ要素Q4とダイオード要素D7及
びD8のベースエミッタ接合を介し3VBE電位降下を介して
抵抗要素R7において約０電位へ降下する。従って、レベ
ルダウンシフト抵抗要素R7は、相補的ECL出力端OUTNに
おいて負の電圧範囲においてECL論理出力信号高電位レ
ベルを確立する。このECL論理出力信号高電位レベル
は、TTL論理入力信号低電位レベルからの反転出力であ
り、且つR7の抵抗値及び電流シンクI1によって発生され
る電流によって設定される。
いて、コレクタノードＢにおける３φ電位レベルは、エ
ミッタホロワトランジスタ要素Q4とダイオード要素D7及
びD8のベースエミッタ接合を介し3VBE電位降下を介して
抵抗要素R7において約０電位へ降下する。従って、レベ
ルダウンシフト抵抗要素R7は、相補的ECL出力端OUTNに
おいて負の電圧範囲においてECL論理出力信号高電位レ
ベルを確立する。このECL論理出力信号高電位レベル
は、TTL論理入力信号低電位レベルからの反転出力であ
り、且つR7の抵抗値及び電流シンクI1によって発生され
る電流によって設定される。
直接的（正転）ECL出力OUTを供給する直接的ECL出力
回路は、コレクタノードＣにおける２φの電位レベルか
ら、エミッタホロワトランジスタ要素Q5のスペースエミ
ッタ接合及びダイオード要素D9及びD10を介して、抵抗
要素R8において0Vより低い約−１φの電位レベルへ降下
する。R8の抵抗値は、R7と実質的に同一であるように選
択されており、従って、ECL論理出力信号低電位レベル
は高電位レベルよりも１φ低いレベルである。低電位レ
ベルにある直接的ECL出力OUTは、TTL論理入力信号低電
位レベルと位相が対応している。
回路は、コレクタノードＣにおける２φの電位レベルか
ら、エミッタホロワトランジスタ要素Q5のスペースエミ
ッタ接合及びダイオード要素D9及びD10を介して、抵抗
要素R8において0Vより低い約−１φの電位レベルへ降下
する。R8の抵抗値は、R7と実質的に同一であるように選
択されており、従って、ECL論理出力信号低電位レベル
は高電位レベルよりも１φ低いレベルである。低電位レ
ベルにある直接的ECL出力OUTは、TTL論理入力信号低電
位レベルと位相が対応している。
TTL入力端においてTTL論理入力信号高電位レベルの遷
移と共に、ノードＡは、2VBE乃至は２φのTTL入力スレ
ッシュホールド電圧レベルへ上昇する。電流ミラー第一
及び第二分岐回路は導通状態となり、１φ/R2及び２φ/
R2のエミッタ電流は、それぞれ、電流ミラー分岐回路ト
ランジスタ要素Q1及びQ2を介して流れる。従って、第一
ゲートトランジスタ要素Q2のコレクタノードＢにおける
電圧レベルは、３φから２φへ降下する。電流ミラー分
岐回路からの共通エミッタノード結合における３φ/R2
の結合した電流ミラーエミッタ電流は、第二ゲートトラ
ンジスタ要素Q3を介していまだに一時的に導通状態にあ
る電流１φ/R6と合流する傾向となる。この電流シンク
抵抗要素R6を介しての大きな結合した電流の過渡的サー
ジは、ノードＤにおける電圧レベルを一時的に1VBE乃至
は１φを超えて上昇させ、実効的に、第二ゲートトラン
ジスタ要素Q3をターンオフすると共にトランジスタ要素
Q3を介して流れる第三電流成分１φ/R6をターンオフさ
せる。その結果、電流シンク抵抗要素R6を介しての最終
的な電流は、IR6＝３φ/R2＋抵抗要素R6を横断してフィ
ードバックバイアスを発生するトランジスタ要素Q3を介
しての僅かの洩れ電流である。第一及び第二ゲートトラ
ンジスタ要素を交互にスイッチ動作させれ相補的ECL出
力を与えるのは、この電流ミラー回路と差動増幅器ゲー
ト回路との協働作用に基づくメカニズムである。
移と共に、ノードＡは、2VBE乃至は２φのTTL入力スレ
ッシュホールド電圧レベルへ上昇する。電流ミラー第一
及び第二分岐回路は導通状態となり、１φ/R2及び２φ/
R2のエミッタ電流は、それぞれ、電流ミラー分岐回路ト
ランジスタ要素Q1及びQ2を介して流れる。従って、第一
ゲートトランジスタ要素Q2のコレクタノードＢにおける
電圧レベルは、３φから２φへ降下する。電流ミラー分
岐回路からの共通エミッタノード結合における３φ/R2
の結合した電流ミラーエミッタ電流は、第二ゲートトラ
ンジスタ要素Q3を介していまだに一時的に導通状態にあ
る電流１φ/R6と合流する傾向となる。この電流シンク
抵抗要素R6を介しての大きな結合した電流の過渡的サー
ジは、ノードＤにおける電圧レベルを一時的に1VBE乃至
は１φを超えて上昇させ、実効的に、第二ゲートトラン
ジスタ要素Q3をターンオフすると共にトランジスタ要素
Q3を介して流れる第三電流成分１φ/R6をターンオフさ
せる。その結果、電流シンク抵抗要素R6を介しての最終
的な電流は、IR6＝３φ/R2＋抵抗要素R6を横断してフィ
ードバックバイアスを発生するトランジスタ要素Q3を介
しての僅かの洩れ電流である。第一及び第二ゲートトラ
ンジスタ要素を交互にスイッチ動作させれ相補的ECL出
力を与えるのは、この電流ミラー回路と差動増幅器ゲー
ト回路との協働作用に基づくメカニズムである。
コレクタノードＢが電圧レベル２φであると、相補的
乃至は反転ECL出力OUTNは、ECL論理出力信号低電位レベ
ルにある。第二ゲートトランジスタ要素Q3が導通状態に
ない場合には、コレクタノードＣは電圧レベル３φへ上
昇し、且つ直接的ECL出力端OUTはECL論理出力信号高電
位レベルにある。
乃至は反転ECL出力OUTNは、ECL論理出力信号低電位レベ
ルにある。第二ゲートトランジスタ要素Q3が導通状態に
ない場合には、コレクタノードＣは電圧レベル３φへ上
昇し、且つ直接的ECL出力端OUTはECL論理出力信号高電
位レベルにある。
相対的電圧レベルを確立する場合、TTL入力回路及び
スレッシュホールドクランプ回路のバイアス用構成要素
が抵抗要素R2を横断しての電圧降下を１φに設定するこ
とは明らかである。それにより、抵抗要素R2は第一スイ
ング抵抗要素R3を横断してのスイング電圧降下を２φ/3
に設定する。第二スイング抵抗要素R4の抵抗値は、約２
φ/3の実質的に同一のスイング電圧降下を与えるべく選
択されている。
スレッシュホールドクランプ回路のバイアス用構成要素
が抵抗要素R2を横断しての電圧降下を１φに設定するこ
とは明らかである。それにより、抵抗要素R2は第一スイ
ング抵抗要素R3を横断してのスイング電圧降下を２φ/3
に設定する。第二スイング抵抗要素R4の抵抗値は、約２
φ/3の実質的に同一のスイング電圧降下を与えるべく選
択されている。
注意すべきことであるが、低及び高電位レベルの間の
TTL論理入力信号のスイッチング動作は、電流シンク抵
抗要素及びバイアス用要素R6を介しての電流レベルを異
なったレベル間でスイッチ動作し且つ制御する。抵抗要
素R6を介して電流ミラー分岐回路と差動増幅器ゲートト
ランジスタ要素の両方から一時的な電流のサージが存在
する。この電流サージによって発生されるノードＤにお
ける電圧シフトは、実効的に、差動増幅器第二ゲートト
ランジスタ要素Q3へ負のフィードバックを導入する。ゲ
ートトランジスタ要素Q3の導通状態を変化させるため
に、例えば、少なくとも10倍だけ、ノードＤにおいて十
分な電圧シフトを与えるようにパラメータが選択されて
おり、それによりゲートトランジスタ要素Q3をターンオ
フさせる。
TTL論理入力信号のスイッチング動作は、電流シンク抵
抗要素及びバイアス用要素R6を介しての電流レベルを異
なったレベル間でスイッチ動作し且つ制御する。抵抗要
素R6を介して電流ミラー分岐回路と差動増幅器ゲートト
ランジスタ要素の両方から一時的な電流のサージが存在
する。この電流サージによって発生されるノードＤにお
ける電圧シフトは、実効的に、差動増幅器第二ゲートト
ランジスタ要素Q3へ負のフィードバックを導入する。ゲ
ートトランジスタ要素Q3の導通状態を変化させるため
に、例えば、少なくとも10倍だけ、ノードＤにおいて十
分な電圧シフトを与えるようにパラメータが選択されて
おり、それによりゲートトランジスタ要素Q3をターンオ
フさせる。
半導体エミッタ電流に対するエバース−モルト（Eber
s−Molt）方程式によれば、φより60mV高いノードＤに
おける電圧シフトは、ゲートトランジスタ要素Q3を介し
てのエミッタ電流を10倍減少させる。従って、電流シン
ク抵抗要素R6を介しての電流の初期的サージが少なくと
も10倍の導通度における変化を発生させるようにパラメ
ータが選択されている。従って、継続するフィードバッ
クは、Q3を介しての洩れ電流によって発生される電流レ
ベルにおけるシフトによってノードＤにおいて発生され
る多少増加した電圧レベルによって与えられる。
s−Molt）方程式によれば、φより60mV高いノードＤに
おける電圧シフトは、ゲートトランジスタ要素Q3を介し
てのエミッタ電流を10倍減少させる。従って、電流シン
ク抵抗要素R6を介しての電流の初期的サージが少なくと
も10倍の導通度における変化を発生させるようにパラメ
ータが選択されている。従って、継続するフィードバッ
クは、Q3を介しての洩れ電流によって発生される電流レ
ベルにおけるシフトによってノードＤにおいて発生され
る多少増加した電圧レベルによって与えられる。
一例として、電流シンク用及びバイアス用抵抗R6を横
断しての電圧降下VR6が１φであり、Q3が導通状態にあ
る場合にほぼ0.8V即ち800mVと等しいものである。R6は
電流IR6に対して1Kであるように選択されている。
断しての電圧降下VR6が１φであり、Q3が導通状態にあ
る場合にほぼ0.8V即ち800mVと等しいものである。R6は
電流IR6に対して1Kであるように選択されている。
IR6＝φ/R6＝800mV/1000Ω＝0.8mA Q1及びQ2が導通状態であると、基本電流IR6は同様に
次式で表わされる。
次式で表わされる。
IR6＝３φ/R2＝800mV×3/3000Ω＝0.8mA ＋Q3を介しての洩れ電流IR6である。R6を横断しての
全体的な電圧降下がVR6＋ΔVR6であり且つ増分ΔVR6が
少なくとも60mVであると、Q3によって貢献される電流
は、0.8mAから0.08mAへ10倍だけ減少される。Q1及びQ2
が導通状態にある場合のR6を横断しての全体的な電流I
R6＋ΔIR6は0.88mAである。860mVの電圧降下VR6＋ΔVR6
は、継続する負のフィードバックを与え、それは第二ゲ
ートトランジスタ要素Q3を比較的非導通状態に実効的に
バイアス状態を解除する。
全体的な電圧降下がVR6＋ΔVR6であり且つ増分ΔVR6が
少なくとも60mVであると、Q3によって貢献される電流
は、0.8mAから0.08mAへ10倍だけ減少される。Q1及びQ2
が導通状態にある場合のR6を横断しての全体的な電流I
R6＋ΔIR6は0.88mAである。860mVの電圧降下VR6＋ΔVR6
は、継続する負のフィードバックを与え、それは第二ゲ
ートトランジスタ要素Q3を比較的非導通状態に実効的に
バイアス状態を解除する。
本発明の別の実施例においては、第１図の抵抗96及び
98に類似するバイアス用抵抗要素を第３図の回路に付加
することが可能である。従って、第１図の抵抗98と類似
して、電流ミラー第一分岐回路トランジスタ要素Q1のエ
ミッタノードとそのベースノードＡとの間にバイアス用
抵抗を付加することが可能である。第１図の抵抗要素96
に類似して、Q1のエミッタノードとダイオード要素D3の
カソードとの間にバイアス用抵抗を付加することも可能
である。これらの抵抗要素の値は、第３図の電流ミラー
トランジスタ要素Q1及びQ3が、TTL入力端におけるTTL論
理信号高電位レベルに応答する電流ミラーのターンオン
及び高速スイッチング動作のためのターンオン動作の限
界にバイアスされるように選択されている。
98に類似するバイアス用抵抗要素を第３図の回路に付加
することが可能である。従って、第１図の抵抗98と類似
して、電流ミラー第一分岐回路トランジスタ要素Q1のエ
ミッタノードとそのベースノードＡとの間にバイアス用
抵抗を付加することが可能である。第１図の抵抗要素96
に類似して、Q1のエミッタノードとダイオード要素D3の
カソードとの間にバイアス用抵抗を付加することも可能
である。これらの抵抗要素の値は、第３図の電流ミラー
トランジスタ要素Q1及びQ3が、TTL入力端におけるTTL論
理信号高電位レベルに応答する電流ミラーのターンオン
及び高速スイッチング動作のためのターンオン動作の限
界にバイアスされるように選択されている。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
第１図は米国特許第4,771,191号の第３図から複写した
ものであったシングルエンデッド出力端を具備する従来
のTTLからECL/CMLへの変換回路を示した概略回路図、第
２図は回路の主要機能ブロック及び抵抗R104及びR82を
除いて全ての構成要素を取除いた状態の第１図の従来の
変換回路を示した簡単化したブロック図、第３図は本発
明の一実施例に基づいて構成された相補的乃至は差動的
ECL出力端を具備するTTLからECL/CMLへの変換回路を示
した概略回路図、第４図は主要機能ブロック及び抵抗R
2,R3,R4,R6を除いて全ての構成要素を除去した状態の第
３図の変換回路を示した簡単化したブロック図である。 （符号の説明） Q1:第一分岐回路ダイオード Q2:第一ゲートトランジスタ要素 Q3:第二ゲートトランジスタ要素 Q4,Q5:エミッタホロワトランジスタ要素
ものであったシングルエンデッド出力端を具備する従来
のTTLからECL/CMLへの変換回路を示した概略回路図、第
２図は回路の主要機能ブロック及び抵抗R104及びR82を
除いて全ての構成要素を取除いた状態の第１図の従来の
変換回路を示した簡単化したブロック図、第３図は本発
明の一実施例に基づいて構成された相補的乃至は差動的
ECL出力端を具備するTTLからECL/CMLへの変換回路を示
した概略回路図、第４図は主要機能ブロック及び抵抗R
2,R3,R4,R6を除いて全ての構成要素を除去した状態の第
３図の変換回路を示した簡単化したブロック図である。 （符号の説明） Q1:第一分岐回路ダイオード Q2:第一ゲートトランジスタ要素 Q3:第二ゲートトランジスタ要素 Q4,Q5:エミッタホロワトランジスタ要素
Claims (19)
- 【請求項１】TTL論理入力信号に応答して相補的ECL論理
出力信号を供給する差動出力TTL−ECL/CML変換回路にお
いて、高及び低電位レベルのTTL論理信号を受取るTTL入
力回路が設けられており、共通エミッタノード結合を具
備する第一及び第二電流ミラー分岐回路を有する電流ミ
ラー回路が設けられており、前記第一及び第二電流ミラ
ー分岐回路は前記TTL入力回路へ結合した共通ベースノ
ード結合を持っており、前記TTL入力回路はTTL論理信号
高及び低電位レベルに応答して前記第一電流ミラー分岐
回路をそれぞれ実質的に導通状態及び非導通状態とさせ
るために前記電流ミラー回路へ動作結合されているバイ
アス回路要素を有しており、前記第二電流ミラー分岐回
路は前記第一電流ミラー分岐回路における電流をミラー
動作し、前記共通エミッタノード結合へ結合されている
エミッタノードを持った差動増幅器第一及び第二ゲート
トランジスタ要素と前記共通エミッタノード結合へ結合
されている電流シンク用バイアスフィードバック抵抗要
素とを具備する差動増幅器ゲートが設けられており、前
記差動増幅器第一ゲートトランジスタ要素は前記第二電
流ミラー分岐回路であり、スレッシュホールド電圧レベ
ルを印加するために前記差動増幅器第二ゲートトランジ
スタ要素のベースノードへ結合されているスレッシュホ
ールドクランプ回路が設けられており、前記TTL入力回
路に印加されるTTL論理入力信号高及び低電位レベルに
従って前記第一及び第二ゲートトランジスタ要素の一方
は比較的導通状態であり且つ他方が比較的非導通状態で
あり、前記差動増幅器第一及び第二ゲートトランジスタ
要素のコレクタノードへそれぞれ結合されている相補的
第一及び第二ECL出力回路が設けられていることを特徴
とする変換回路。 - 【請求項２】特許請求の範囲第１項において、前記差動
増幅器第一及び第二ゲートトランジスタ要素の一方のコ
レクタノードへ結合した一端を持った第一及び第二スイ
ング抵抗要素が設けられており、前記第一及び第二スイ
ング抵抗要素の各々の他端は電圧レベルシフト手段を介
して前記スレッシュホールドクランプ回路及びTTL入力
回路へ結合されていることを特徴とする変換回路。 - 【請求項３】特許請求の範囲第２項において、前記スレ
ッシュホールドクランプ回路は、第一及び第二ゲートト
ランジスタ要素のそれぞれのコレクタノードにおける最
大電圧レベルをスレッシュホールド電圧レベルより高い
選択した電圧レベルへクランプするために前記電圧レベ
ルシフト手段を介して動作結合されていることを特徴と
する変換回路。 - 【請求項４】特許請求の範囲第２項において、前記TTL
入力回路バイアス回路要素は、前記ゲートトランジスタ
要素が導通状態にある場合に前記第一ゲートトランジス
タ要素のコレクタノードへ結合されている第一スイング
抵抗要素を横断してのスイング電圧降下が約1VBE以下で
あるように選択されていることを特徴とする変換回路。 - 【請求項５】特許請求の範囲第４項において、前記第二
ゲートトランジスタ要素のコレクタノードへ結合されて
いる第二スイング抵抗要素の抵抗値が、第二スイング抵
抗要素を横断して1VBE以下の実質的に同一のスイング電
圧降下を与えるべく選択されていることを特徴とする変
換回路。 - 【請求項６】特許請求の範囲第２項において、前記TTL
入力回路バイアス回路要素及びスレッシュホールドクラ
ンプ回路は、前記第一及び第二電流ミラー分岐回路が前
記TTL入力回路におけるTTL論理入力信号高電位レベルに
応答して導通状態である場合に、前記共通エミッタノー
ド結合における前記電流シンク用バイアスフィードバッ
ク抵抗要素を横断しての電圧降下が前記共通エミッタノ
ード結合における電位レベルを前記第二ゲートトランジ
スタ要素を比較的非導通状態とさせるレベルへ上昇させ
るように選択されていることを特徴とする変換回路。 - 【請求項７】特許請求の範囲第６項において、前記電流
シンク用バイアスフィードバック抵抗要素を横断しての
電圧降下が、少なくとも10倍だけ前記第二ゲートトラン
ジスタ要素を介しての電流を減少させることを特徴とす
る変換回路。 - 【請求項８】特許請求の範囲第２項において、前記TTL
入力回路バイアス回路要素及びスレッシュホールドクラ
ンプ回路要素が、それぞれの第一及び第二ゲートトラン
ジスタ要素が導通状態にある場合のそれぞれの第一及び
第二ゲートトランジスタ要素を横断しての電圧降下が約
1VBE以下であるように選択されており、且つ前記相補的
第一及び第二ECL出力回路はそれぞれの相補的ECL出力端
においてECL論理出力信号高及び低電位レベルを供給
し、その際にECL論理出力信号高及び低電位レベルの間
の電圧スイングが約1VBE以下であることを特徴とする変
換回路。 - 【請求項９】特許請求の範囲第８項において、前記スレ
ッシュホールドクランプ回路要素が、前記第二ゲートト
ランジスタ要素のベースノードに印加されるスレッシュ
ホールド電圧レベル従ってTTL入力スレッシュホールド
が約2VBEに設定されるように選択されていることを特徴
とする変換回路。 - 【請求項１０】TTL入力回路におけるTTL論理入力信号に
応答して相補的ECL出力回路において相補的ECL論理出力
信号を供給する差動出力TTL−ECL/CML変換回路におい
て、前記TTL入力回路は比較的高いTTL電位レベルVCCと
比較的低いTTL電位レベルGNDとの間に動作結合されてお
り、前記TTL論理入力信号は前記比較的低いTTL電位レベ
ルGNDを基準として正電圧範囲内のTTL論理高及び低電位
レベルを有しており、前記相補的ECL出力回路は比較的
高いECL電位レベルGNDと比較的低いECL電位レベルVEEと
の間に動作結合されており、前記相補的ECL出力信号は
前記比較的高いECL電位GNDを基準として負の電圧範囲内
のECL論理高及び低電位レベルを有しており、共通エミ
ッタノード結合を具備する第一及び第二電流ミラー分岐
回路を有する電流ミラー回路が設けられており、前記第
一及び第二電流ミラー分岐回路は前記TTL入力回路へ結
合されている共通ベースノード結合を有しており、前記
TTLに入力回路は前記TTL入力回路における高及び低電位
レベルのTTL論理入力信号に応答して前記第一電流ミラ
ー分岐回路をそれぞれ比較的導通状態及び非導通状態と
させる電流ミラー回路へ動作結合されているバイアス回
路要素を有しており、前記第二電流ミラー分岐回路は前
記第一電流ミラー分岐回路における電流をミラー動作
し、前記共通エミッタノード結合へ結合されているエミ
ッタノードを具備する差動増幅器第一及び第二ゲートト
ランジスタ要素と前記共通エミッタノード結合と電位レ
ベルGNDとの間に結合されている電流シンク抵抗要素と
を有する差動増幅器ゲートが設けられており、前記差動
増幅器第一ゲートトランジスタ要素は前記第二電流ミラ
ー分岐回路であって、スレッシュホールド電圧レベルを
印加するために前記差動増幅器第二ゲートトランジスタ
要素のベースノードへ結合されているスレッシュホール
ドクランプ回路が設けられており、前記第一ゲートトラ
ンジスタ要素のベースノードへ印加されるTTL論理入力
信号高及び低電位レベルに従って前記第一及び第二ゲー
トトランジスタ要素の一方が比較的導通状態であり且つ
他方が比較的非導通状態であり、前記差動増幅器第一及
び第二ゲートトランジスタ要素のコレクタノードへそれ
ぞれ一端が結合されている第一及び第二スイング抵抗要
素が設けられており、前記第一及び第二スイング抵抗要
素の各々は他端において電圧レベルシフト手段を介して
前記スレッシュホールドクランプ回路と前記TTL入力回
路の両方へ結合されており、前記差動増幅器第一及び第
二ゲートトランジスタ要素へそれぞれ結合されている相
補的第一及び第二ECL出力回路が設けられており、前記
相補的第一及び第二ECL出力回路は前記TTL入力回路にお
いて印加されるTTL論理入力信号高及び低電位レベルに
応答してレベルシフトされ且つ変換された相補的ECL論
理出力信号を供給することを特徴とする変換回路。 - 【請求項１１】特許請求の範囲第10項において、前記第
一スイング抵抗要素が前記第一ゲートトランジスタ要素
のコレクタノードへ結合されており、前記第二スイング
抵抗要素が前記第二ゲートトランジスタ要素のコレクタ
ノードへ結合されており、且つ前記それぞれの第一及び
第二スイング抵抗要素の抵抗値は、それぞれの第一及び
第二ゲートトランジスタ要素が導通状態にある場合に前
記第一及び第二スイング抵抗要素を横断しての電圧降下
が約1VBE以下であるように選択されていることを特徴と
する変換回路。 - 【請求項１２】特許請求の範囲第10項において、前記TT
L入力回路バイアス回路要素及びスレッシュホールドク
ランプ回路は、前記電流ミラー第一及び第二分岐回路が
TTL論理入力信号高電位レベルに応答して導通状態にあ
る場合に、前記共通エミッタノード結合における電流シ
ンク抵抗要素を横断しての電圧降下が前記共通エミッタ
ノード結合における電位レベルを上昇させて前記第二ゲ
ートトランジスタ要素が比較的非導通状態とさせるよう
に選択されていることを特徴とする変換回路。 - 【請求項１３】特許請求の範囲第12項において、前記電
流シンク抵抗要素を横断しての電圧降下は、前記第二ゲ
ートトランジスタ要素を介して少なくとも10倍の電流減
少を発生させることを特徴とする変換回路。 - 【請求項１４】特許請求の範囲第10項において、前記ス
レッシュホールドクランプ回路は、前記第一及び第二ゲ
ートトランジスタ要素の前記コレクタノードにおける最
大高電位レベルをクランプするために電圧レベルシフト
手段を介して前記第一及び第二ゲートトランジスタ要素
のそれぞれのコレクタノードへ動作結合されていること
を特徴とする変換回路。 - 【請求項１５】特許請求の範囲第10項において、前記TT
L入力回路が、前記第一ゲートトランジスタ要素が導通
状態にある場合に、前記第一ゲートトランジスタ要素の
コレクタノードへ結合されている第一スイング抵抗要素
を横断して約1VBE以下の電圧降下を確立するための分圧
器バイアス回路要素を有していることを特徴とする変換
回路。 - 【請求項１６】特許請求の範囲第10項において、前記ス
レッシュホールドクランプ回路は、前記第二ゲートトラ
ンジスタ要素のベースノードと比較的低いTTL電位レベ
ルGNDとの間に動作結合されているダイオードスタック
を有しており、且つ前記スレッシュホールドクランプ回
路は、更に、第二ゲートトランジスタ要素のベースノー
ドと前記第一及び第二ゲートトランジスタ要素のコレク
タノードにおける最大電圧レベルをスレッシュホールド
レベルを超えた選択したレベルへクランプするための前
記第一及び第二ゲートトランジスタ要素のそれぞれのコ
レクタノードとの間に動作結合されているレベルシフト
手段を有することを特徴とする変換回路。 - 【請求項１７】特許請求の範囲第16項において、前記TT
L入力回路バイアス回路要素及びスレッシュホールドク
ランプ回路は、前記第一及び第二ゲートトランジスタ要
素がそれぞれ導通状態である場合に前記第一及び第二ゲ
ートトランジスタ要素のコレクタノードへそれぞれ結合
されている第一及び第二スイング抵抗要素の各々を横断
しての電圧降下が約1VBE以下であるように選択されてお
り、その際にECL論理出力信号高及び低電位レベルの間
のスイング電圧が約1VBE以下であることを特徴とする変
換回路。 - 【請求項１８】特許請求の範囲第17項において、前記ス
レッシュホールドクランプ回路ダイオードスタックが、
前記第二ゲートトランジスタ要素のベースノードにおい
てクランプされるスレッシュホールド電圧レベルが約2V
BEであるように選択されていることを特徴とする変換回
路。 - 【請求項１９】TTL論理入力信号に応答して相補的ECL論
理出力信号を供給する差動出力TTL−ECL/CML変換回路に
おいて、高及び低電位レベルのTTL論理信号を受取るた
めのTTL入力回路が設けられており、共通エミッタノー
ド結合を具備する第一及び第二電流ミラー分岐回路を有
する電流ミラー回路が設けられており、前記第一及び第
二電流ミラー分岐回路は前記TTL入力回路へ結合されて
いる共通ベースノード結合を有しており、前記第一電流
ミラー分岐回路は前記TTL入力回路におけるTTL論理信号
高及び低電位レベルに応答してそれぞれ実質的に導通状
態及び非導通状態であり、前記第二電流ミラー分岐回路
は前記第一電流ミラー分岐回路内の電流をミラー動作
し、前記第一電流ミラー分岐回路のコレクタノードへ結
合されている第一ECL出力回路が設けられており、前記
共通エミッタノード結合へ結合されているエミッタノー
ドを持った差動増幅器第一及び第二ゲートトランジスタ
要素を有すると共に前記共通エミッタノード結合へ結合
されている電流シンク用バイアス要素を有する差動増幅
器ゲートが設けられており、前記第二電流ミラー分岐回
路は前記差動増幅器第一ゲートトランジスタ要素を構成
しており、差動増幅器第一トランジスタ要素のベースノ
ードに印加される高及び低電位レベルの中間であるスレ
ッシュホールド電圧レベルを印加するために前記差動増
幅器第二ゲートトランジスタ要素のベースノードへ結合
されているスレッシュホールドクランプ回路が設けられ
ており、前記TTL入力回路に印加されるTTL論理入力信号
高及び低電位レベルに従って前記第一及び第二ゲートト
ランジスタ要素の一方が比較的導通状態であり且つ他方
が比較的非導通状態であり、前記第一ECL出力回路と共
に相補的ECL出力を供給するために前記差動増幅器第二
ゲートトランジスタ要素のコレクタノードへ結合されて
いる第二ECL出力回路が設けられていることを特徴とす
る変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/397,769 US4945263A (en) | 1989-08-23 | 1989-08-23 | TTL to ECL/CML translator circuit with differential output |
| US397,769 | 1989-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP2852972B2 (ja) |
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| US4736125A (en) * | 1986-08-28 | 1988-04-05 | Applied Micro Circuits Corporation | Unbuffered TTL-to-ECL translator with temperature-compensated threshold voltage obtained from a constant-current reference voltage |
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-
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- 1990-08-23 JP JP2220167A patent/JP2852972B2/ja not_active Expired - Lifetime
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| KR910005576A (ko) | 1991-03-30 |
| US4945263A (en) | 1990-07-31 |
| EP0414096B1 (en) | 1994-12-28 |
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