JP2861182B2

JP2861182B2 - 画像信号処理回路

Info

Publication number: JP2861182B2
Application number: JP2016725A
Authority: JP
Inventors: 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-01-26
Filing date: 1990-01-26
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: US5276803A; JPH03220680A; DE69121732T2; EP0439365A3; DE69121732D1; EP0439365A2; KR100214106B1; EP0439365B1; KR910014837A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、画像信号処理回路、特にマルチポートメ
モリを用いた画像信号処理回路に関する。

〔従来の技術〕

画像用プロセッサは基本的には１台のプロセッサを多
数のプロセッサエレメント（以下、PEと略記する。尚、
このPEは、例えば、デジタル演算回路を意味してい
る。）の並列化で実現している。そして、画像用プロセ
ッサのアーキテクチャには、第14図に示されるシストリ
ックアレイ方式、或いは第15図に示されるクロスバース
イッチ方式を始めとして各種のものがある。

シストリックアレイ方式の場合には、多数のPEを第14
図に示されるように配列し、隣接するPE間を接続する形
態で通信を行うもので、このような従来技術が特開昭56
-123069号公報に開示されている。

また、クロスバースイッチ方式の場合には、第15図に
示されるように、入力IN1〜IN4、PE81〜84の出力OUT1〜
OUT4をPE81〜84の夫々の入力とマトリックス状に交差さ
せ、この交点をスイッチとし、このスイッチの切り替え
によって、PE81〜84間の接続を変化させ、画像用プロセ
ッサの内部の構造を可変にするものである。

〔発明が解決しようとする課題〕

上述のクロスバースイッチ方式の画像用プロセッサの
アーキテクチャでは、プロセッサ間、或いはプロセッサ
入力間での遅延合わせのために、各PE81〜84内にメモリ
が必要である。また、PE81〜84内には係数、定数などの
固定的なデータを記憶するためのメモリも必要である。

通常、PE81〜84相互の間では、自分以外の他のPEのメ
モリの内容を直接、アクセスすることはしないため、並
列処理の場合、各PE81〜84内に設けられているメモリに
は、同一データを重複して記憶することが必要になる。

また、PE81〜84内に設けられているメモリのメモリサ
イズは、通常、PE81〜84が画一的に作られるため、夫々
のメモリが異なる容量を必要とする場合に、想定される
上限のサイズのメモリを持つことになる。従って、PE81
〜84のメモリの容量は、全体としては、必ず冗長なサイ
ズとなり、必ずどこかに未使用の記憶領域が残るもので
ある。

このように、従来技術では、プロセッサの構造を可変
にでき、仕様の柔軟性、汎用性を確保できる反面、メモ
リの使い方に無駄が多く、回路の冗長度が高くなるとい
う問題点があった。一般的に、汎用性と冗長性とは相反
する性質であるが、汎用性が高く冗長性の低いアーキテ
クチャが良いことは勿論であり、このようなアーキテク
チャが望まれていた。

従って、この発明の目的は、汎用性が高く冗長度の低
いアーキテクチャを実現しうる画像信号処理回路を提供
することにある。

〔課題を解決するための手段〕

請求項（１）の発明は、複数の演算回路の接続を任意
に設定し得る画像信号処理回路に於いて、演算回路の接
続を設定するために、ランダムアクセスメモリと、シリ
アル入力ポート及びシリアル出力ポートを有しランダム
アクセスメモリとパラレル入出力で接続される複数の系
統のシリアル回路とから成り、シリアル入力ポートのそ
れぞれについて任意の書込みアドレスを設定でき、シリ
アル出力のそれぞれについて任意の読出しアドレスを設
定できるマルチポートメモリを備え、マルチポートメモ
リの書込みアドレスと読出しアドレスを同一のアドレス
値とした構成とされている。

請求項（２）の発明は、複数の演算回路の接続を任意
に設定し得る画像信号処理回路に於いて、演算回路の接
続を設定するために、ランダムアクセスメモリと、シリ
アル入力ポート及びシリアル出力ポートを有しランダム
アクセスメモリとパラレル入出力で接続される複数の系
統のシリアル回路とから成り、シリアル入力ポートのそ
れぞれについて任意の書込みアドレスを設定でき、シリ
アル出力のそれぞれについて任意の読出しアドレスを設
定できるマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、演算回路と対応する書込みアドレス及
び／または読出しアドレスを設定し、書込みアドレス及
び／または読出しアドレスのアドレス間隔を所定の値に
固定した状態で、第１及び第２のアドレス間で、書込み
アドレス及び／または読出しアドレスを巡回させる構成
とされている。

請求項（３）の発明は、複数の演算回路の接続を任意
に設定し得る画像信号処理回路に於いて、演算回路の接
続を設定するために、ランダムアクセスメモリと、シリ
アル入力ポート及びシリアル出力ポートを有しランダム
アクセスメモリとパラレル入出力で接続される複数の系
統のシリアル回路とから成り、シリアル入力ポートのそ
れぞれについて任意の書込みアドレスを設定でき、シリ
アル出力のそれぞれについて任意の読出しアドレスを設
定できるマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、演算回路と対応する書込みアドレス及
び／または読出しアドレスを設定し、書込みアドレス及
び／または読出しアドレスのアドレス間隔を可変にする
と共に、読出しアドレス及び／または書込みアドレスの
一方が他方を、追い越さないようにした状態で、第１及
び第２のアドレス間にて書込みアドレス及び／または読
出しアドレスを巡回させる構成とされている。

請求項（４）の発明は、複数の演算回路の接続を任意
に設定し得る画像信号処理回路に於いて、演算回路の接
続を設定するために、ランダムアクセスメモリと、シリ
アル入力ポート及びシリアル出力ポートを有しランダム
アクセスメモリとパラレル入出力で接続される複数の系
統のシリアル回路とから成り、シリアル入力ポートのそ
れぞれについて任意の書込みアドレスを設定でき、シリ
アル出力のそれぞれについて任意の読出しアドレスを設
定できるマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内のデータを繰り返して読出す構成とされて
いる。

〔作用〕

請求項（１）の発明は、マルチポートメモリの書込み
アドレスと読出しアドレスを同一のアドレス値としてい
るので、一段のレジスタとして使用できる。

請求項（２）の発明は、マルチポートメモリ内に設定
されている第１のアドレス及び第２のアドレスで規定さ
れるアドレス領域内に、アドレス間隔が所定値とされて
いる書込みアドレス及び／または読出しアドレスを設定
しているので、任意段数のレジスタ或いは、任意遅延時
間を有する遅延回路として使用できる。

請求項（３）の発明は、上記請求項（２）の発明に於
いて、アドレス間隔を可変にすると共に、読出しアドレ
ス及び／または書込みアドレスの内、一方が他方を、追
い越さないようにしているので、任意段数のバッフアメ
モリとして使用できる。

請求項（４）の発明は、マルチポートメモリ内に設定
されている第１のアドレス及び第２のアドレスで規定さ
れるアドレス領域内のデータを繰返して読出すようにし
ているので、パターン発生回路として使用できる。

〔実施例〕

以下、この発明の実施例について第１図乃至第13図を
参照して説明する。尚、この実施例の説明は、下記の順
序に従って行なわれる。

（Ａ）第１実施例（Ｂ）第２実施例（Ａ）第１実施例第１図の構成に於いて、従来のクロスバースイッチの
配されている位置にマルチポートメモリ１が配されてい
る。このマルチポートメモリ１には、複数のプロセッサ
エレメント〔以下、PEと略す〕２〜５が接続されてお
り、マルチポートメモリ１のアドレスを発生させること
によって、PE2〜５の接続状態を任意に規定できる。

上述のマルチポートメモリ１は、出力ポートPOがPO1
〜PO12までの12ポートあり、入力ポートPIがPI1〜PI8ま
でのが８ポートある。従って、合計20ポートあり、マル
チポートメモリ１に対し独立的に行えるアクセスは20系
統とされている。このマルチポートメモリ１は、入力ポ
ートPIまたは出力ポートPO、或いは入出力ポートが全部
でＮポートあるとする時、マルチポートメモリ１のアド
レスによるアクセスは、Ｎ系統あるものとしている。こ
れらの入、出力ポートPI1〜PI8、PO1〜PO12は、夫々ア
ドレスが必要で、このため図示せぬアドレス発生回路、
アドレスコントローラ等が設けられている。

第１図の構成に於いて、マルチポートメモリ１のアド
レスを制御することで、マルチポートメモリ１内にレジ
スタ、遅延回路、バッフアメモリ、パターン発生回路等
を構成することが可能である。尚、マルチポートメモリ
１は、同一アドレスに対し、同時に書き込みを行うこと
は禁止される。第１図に示す一実施例では、各ポートの
アドレスの発生を制御することによって下記（１）〜
（４）の機能を実施できる。この機能を、マルチポート
メモリ１が有する。

（１）レジスタについて：書込みアドレスADWと読出しアドレスADRを、或る同一
のアドレスに固定する時、この同一のアドレスに対する
書込みと読み出しの間では、レジスタが一段、存在する
ことになる。

（２）レジスタ及び遅延回路について：或るアドレスから所定アドレス離れているアドレス
迄、ｍ個のアドレスからなるアドレス領域ARを設定し、
昇順に発生する２つのアドレスADR、ADWの差（ADW-ADR）を固定した状態で、アドレス領域AR内を
巡回させる時、書込みと読み出しの間には、（ADW-ADR
＋１）段のレジスタが存在することになる。

これは、遅延回路を形成できることを意味しており、
上述の構成によって、画像処理に必要な時間的な画素間
隔を実現できる。例えば、１水平走査線の時間差、或い
は１フレームの時間差を実現できる。

（３）バッフアメモリについて：上述の（２）の機能に於いて、アドレスADR、ADWの差
（ADW-ADR）を固定しないものの、アドレスADR、ADW相
互の間で追越しを発生させないという条件をつける（上
述の差（ADW-ADR）を、ｍを法とする加算（モジュロ
ｍ）で求めることを考慮する）と、書込みアドレスADW
と読出しアドレスADRの間には、ｍ段のバッフアメモリ
が存在することになる。

（４）パターン発生回路について：上述の（２）の機能に於いて、書込みアドレスADWを
もたず、読出しアドレスADRのみであるとすると、或る
データ列を繰返して読出すことになり、波形発生、定数
列発生といったパターン発生回路を構成できる。もし、
ｍ＝１ならば、固定値を発生させることになる。

上述のアドレス制御の組み合わせによって、PE2〜５
の接続が、例えば、第２図或いは第３図のように設定で
きる。

PE2〜５の直列接続の例を第２図に示す。

第２図中のブロック6a、7a、8aは、上記（１）〜
（４）で示されるレジスタ、遅延回路、バッフアメモリ
等を表している。例えば、第２図では、ブロック6aを上
記（３）によってバッフアメモリとし、ブロック7aを上
記（２）によって遅延回路とし、ブロック8aを上記
（４）によって定数列発生回路としている。

PE2〜５の並列接続の一例を第３図に示す。

第３図中、ブロック6a、7a、8aは、第２図に示される
ものと同様に、上記の（１）〜（４）による遅延回路、
レジスタ、バッフアメモリ等を表している。また、6a、
7a、8aは、第１図の場合と同一の機能を有している。

尚、第２図及び第３図に示される接続を混用すること
によって、PE2〜５の接続形態を任意に構成することが
できる。但し、第２図及び第３図に於いて、各ブロック
毎のアドレスは、マルチポートメモリ１内のアドレス空
間で、夫々、別の部分に確保されなければならない。つ
まり、或るブロックのアドレスが、L1からm1アドレスあ
った場合、他のブロックのアドレスは、〔L1〜（L1＋m1−１）〕の範囲内にあってはならない。

尚、上述の条件は、このプロセッサを或るシステムで
使おうとするとき、必要な構成を決定する際に、コンパ
イラで考慮、決定されべき事柄である。

このような構成によって、PE2〜５の接続を自由に行
え、またPE2〜５間、あるいはPE2〜５の入出力に任意の
遅延を与えたり、バッフアメモリ６を設定したり、固定
的なデータを発生することも可能である。また、従来、
PE2〜５の夫々が持っていたメモリは、マルチポートメ
モリ１で代用できるので、第１図〜第３図の構成では不
要となる。この場合、メモリがPE2〜５間で共用できる
ため、データの重複を防止でき、また、PE2〜５間でメ
モリサイズを融通できるため、マルチポートメモリ１の
メモリサイズは、従来のPE2〜５の夫々が持っていたメ
モリの容量の和よりも少なくてよい。

（Ｂ）第２実施例第４図〜第13図には、この発明の第２実施例が示され
ている。前述した第１実施例に示されるマルチポートメ
モリの実現の仕方はいろいろあるが、まともにポートを
増やすのはメモリの素子に対して多くの書込み、読出し
のための配線が必要で、メモリチップの面積が増大し効
率の良くないものとなる。

そこで、このような点を改善するため、この実施例の
マルチポートメモリは、ランダムアクセスメモリ（以
下、RAMと称する）21に、シリアアクセスポートを有す
る複数のシリアルメモリが配された構成とされている。

第４図の構成に於いて、ランダムアクセスポートRPを
有するRAM21に、シリアルアクセスポートSI（１）〜SI
（Ｎ）、SO（１）〜SO（Ｎ）を一対、有するシリアル回
路22が、複数、並列に接続されることによってマルチポ
ートメモリ35が構成されている。そして、マルチポート
メモリ35には、PE23〜26が接続されている。

この構成に於いて、マルチポートメモリ35のアドレス
指定のためには、シリアルアクセスポートSI（１）〜SI
（Ｎ）、SO（１）〜SO（Ｎ）のＮポートに加えて、ラン
ダムアクセスポートRPの１ポートを加えて（Ｎ＋１）ポ
ートに対応するアドレスが必要となり、端子27（１）〜
27（Ｎ＋１）から供給されるアドレス信号がセレクタ28
によって選択され、RAM21に供給される。上述のランダ
ムアクセスポートRPとシリアルアクセスポートSI（１）
〜SI（Ｎ）、SO（１）〜SO（Ｎ）は、アクセス方法がラ
ンダムか、シリアルかの違いであってビット数は問題に
ならない。

RAM21では、セレクタ28から供給されるアドレス信号
に対応するアドレスのデータが読出されてシリアル回路
22（１）〜22（Ｎ）に移され、そして、シリアルアクセ
スポートSO（１）〜SO（Ｎ）から出力される。若し、シ
リアルアクセスポートSI（１）乃至SI（Ｎ）、SO（１）
乃至SO（Ｎ）を共通に接続すると、入出力ポートとな
る。

RAM21では、ランダムアクセスのサイクルにシリアル
アクセスのアドレスを割り込ませるが、シリアル回路22
（１）〜22（Ｎ）のアクセス中は、シリアルアクセスポ
ートSI（１）〜SI（Ｎ）、SO（１）〜SO（Ｎ）のアドレ
スが不要となるため、ランダムアクセスポートRPと、シ
リアルアクセスポートSI（１）〜SI（Ｎ）、SO（１）〜
SO（Ｎ）の競合は無視できる。

第４図の場合には、シリアルアクセスポートSI（１）
〜SI（Ｎ）、SO（１）〜SO（Ｎ）だけなので、アドレス
を与えるサイクルがＮサイクル待たされる可能性が発生
する。しかしながら、シリアルアクセスポートSI（１）
〜SI（Ｎ）、SO（１）〜SO（Ｎ）で１回に扱うデータ数
と、サイクル数Ｎとを比較して、データ数が多ければ、
プロセッサの処理が停滞することはない。但し、シリア
ルアクセスポートSI（１）〜SI（Ｎ）、SO（１）〜SO
（Ｎ）では、最悪でＮサイクル、アクセスを待たされる
可能性があるので、Ｎサイクル待機する機能をもたせな
ければならない。

ところで、上述のシリアルアクセスポートSI（１）〜
SI（Ｎ）、SO（１）〜SO（Ｎ）は、シリアルデータしか
高速でアクセスできないが、扱う信号が画像信号の場合
には、画像が水平走査されていることからそれでよいこ
とが多い。また、２次元ブロックで、画素データを扱う
こともあるが、２次元ブロック内では、水平走査される
のが一般的であり、２次元ブロックの幅内では、シリア
ルアクセスでよい。

また、シリアル回路22（１）〜22（Ｎ）を増すこと
は、ICの面積を増すことになり、例えば、１ポート当た
り、メモリ容量の10％程度であり、無視できる大きさで
はないが、前述したメリットを考慮すると、十分に引き
合う。また、マルチポートメモリ35は、外部との接続線
数が増すが、IC内であれば、あまり問題にならない。

第５図には、第４図に示されるRAM21とシリアル回路2
2（１）〜22（Ｎ）から構成されるマルチポートメモリ3
5を用いた画像信号処理回路が示されている。尚、図
中、IN1〜IN4は外部からの入力、OUT1〜OUT4は外部への
出力、23〜26はPE、PI1〜PI8は入力ポート、PO1〜PO8は
出力ポートを夫々表している。

マルチポートメモリ35内には、例えば、16個のシリア
ル回路22があるものとされているが、第５図の構成で
は、どのシリアル回路22でもシリアルアクセスポートSI
或いはSOの一方しか使用されていないと考える。

マルチポートメモリ35では、同じアドレスで制御され
るシリアルアクセスポートSI、SOのＮ組の入出力ポート
ができる。若し、入力のみのポート或いは出力のみのポ
ートが必要な場合には、シリアルアクセスポートSI、SO
の片方を使用しないことになる。シリアルアクセスポー
トSI、SOの組は、コモンにして入出力端としてもよく、
また、或いは個別の入力端と出力端としてもよい。

このマルチポートメモリ35の書込みアドレスADWと読
出しアドレスADRを制御することによって、第１実施例
に示される（１）〜（４）の機能が実現できる。

第６図には、前述した第１実施例の（１）で示される
レジスタを介して、PE23〜26を直列接続した状態が示さ
れている。

第６図Ａに示されるマルチポートメモリ35のアドレス
領域AR1に、独立なアドレスａ〜ｅを重複しないように
選択する。次いで、入力ポートPI1と出力ポートPO5をア
ドレスｅに固定する。以下、同様にして入力ポートPI5
と出力ポートPO6をアドレスｄに、入力ポートPI6と出力
ポートPO7をアドレスｃに、入力ポートPI7と出力ポート
PO8をアドレスｂに、入力ポートPI8と出力ポートPO1を
アドレスａに夫々固定する。

このような構成では、PE23〜26の夫々は、第６図Ｂに
示されるように、アドレスａ〜ｅの夫々で形成される一
段のレジスタ29を介して直列接続したのと同じことにな
り、前述した第１実施例の（１）の機能が果たされるこ
とになる。尚、第６図Ｂ中、38、39は端子である。

第６図に示される構成は単純な直列接続であったが、
PE23〜26或いは入出力ポート間に遅延回路、バッフアメ
モリ等を入れたい場合がある。この場合には、前述した
第１実施例の（２）、（３）に示されるように、PE23〜
26間に遅延回路、バッフアメモリ等に対応するアドレス
領域を設定し、このアドレス領域内を巡回するようにす
る。

この考え方は、例えば、第７図に示されるように、PE
23〜26間に、バッフアメモリ30〜32を入れた構成を実現
したいような時に有効である。尚、33、34はレジスタ、
36、37は端子である。

通常、バッフアメモリが、いろいろな部分に配置され
ている場合には、最悪のケースを想定して夫々のメモリ
サイズを決定しなければならないが、以下のようにする
と、従来のようなメモリサイズは不要となる。

第８図に示されるマルチポートメモリ35のアドレス領
域AR2に、バッフアメモリ30〜32用のアドレス領域とし
て、アドレスｂ〜アドレスｇまでを設定し、この間に入
力ポートPI5のアドレスｆ、入力ポートPI6及び出力ポー
トPO6のアドレスｅ、入力ポートPI7及び出力ポートPO7
のアドレスｄ、出力ポートPO8のアドレスｃを、夫々設
定する。

そして、アドレスｂからアドレスｇまでのアドレス領
域AR22内を、第８図矢示Ｂのように巡回させる。尚、こ
の巡回時、アドレスｃ、ｄ、ｅ、ｆは、夫々、インクリ
メントされて移動するが、下式で表される各バッフアメ
モリ30〜32のアドレス領域AR30、AR31、AR32が、夫々
（“0"）にならないように制御する。これは、アドレス
の追越しを監視することによって実現できる。

AR30＝ｆ−ｅ AR31＝ｅ−ｄ AR32＝ｄ−ｃこの場合には、アドレス領域AR30〜AR32を適宜に選択
できるため、マルチポートメモリ35のメモリサイズが、
従来のバッフアメモリのメモリサイズの和よりも小さく
できるという利点がある。特に、画像信号をパイプライ
ン処理する時などは、パイプの流れは平均的には一定で
あり、直列に入るバッフアメモリの何処かが多い時、他
では少ないはずなので、効果が期待できる。尚、ａはレ
ジスタ33、即ち、入力ポートPI8及び出力ポートPO1のア
ドレス、ｈはレジスタ34、即ち、入力ポートPI1及び出
力ポートPO5のアドレスを表している。

第８図に示されるバッフアリングは、前述したマルチ
ポートメモリ35のアドレシングが、ポート数に応じたサ
イクル数だけ待たされる可能性があることに対しての対
策になる。尚、第８図に示されるアドレスｄ、ｅでは、
入出力ポートPI6、PO6、PI7、PO7のアドレスを同じにし
ている。これは、読み出しを先に行い、その後、書き込
みを行うということを前提にしている。このような前提
を持ちたくない場合には、１アドレス以上、離しておけ
ばよい。

次いで、第９図にはPE23〜26の並列接続の構成が示さ
れ、第10図ではマルチポートメモリ35のアドレス領域AR
3に於いて第９図の構成を実現している。第９図に示さ
れるように、バッファメモリ41〜45は全て個別に使用さ
れているものとしている。また、46〜48はレジスタを表
し、49〜56は端子を表している。

第10図に示されるように、アドレス領域AR3に於い
て、バッフアメモリ41のためにアドレスｖ〜ｙからなる
アドレス領域AR31を設定し、バッフアメモリ42のために
アドレスｒ〜ｕからなるアドレス領域AR32を設定し、バ
ッフアメモリ43のためにアドレスｎ〜ｑからなるアドレ
ス領域AR33を設定し、バッフアメモリ44のためにアドレ
スｈ〜ｋからなるアドレス領域AR34を設定し、バッフア
メモリ45のためにアドレスａ〜ｄからなるアドレス領域
AR35を設定している。尚、図中、ｘ、ｗはバッフアメモ
リ41のアドレス領域AR41を設定すると共に、順次、移動
するアドレスを表し、以下、同様にして、ｔ、ｓはバッ
フアメモリ42のアドレス領域AR42を設定すると共に、順
次、移動するアドレス、ｐ、ｑはバッフアメモリ43のア
ドレス領域AR43を設定すると共に、順次、移動するアド
レスを表し、ｊ、ｉはバッフアメモリ44のアドレス領域
AR44を設定すると共に、順次、移動するアドレス、ｂ、
ｃはバッフアメモリ45のアドレス領域AR45を設定すると
共に、順次、移動するアドレスを表している。尚、アド
レスｍは上述した構成のレジスタ46を表し、アドレスｌ
は上述した構成のレジスタ47を示し、アドレスｅ、ｆは
上述した構成のレジスタ48を示している。

アドレスｘ、ｗ、ｔ、ｓ、ｐ、ｑ、ｊ、ｉ、ｂ、ｃ
は、（ｘ−ｗ）、（ｔ−ｓ）、（ｐ−ｑ）、（ｍ−
ｌ）、（ｊ−ｉ）、（ｆ−ｅ）、（ｃ−ｂ）の式で示さ
れるアドレス差が０にならないように相互の追い越しが
制御されている。

第11図に示されるアドレス領域AR3は、システムの動
作が開始されて直後の状態である。入出力ポートPI1及
びPO5、PI5及びPO1のアドレスｘ、ｗ、ｔ、ｓは、矢示
Ｃに示されるように、アドレス領域〔AR31＋AR32〕内を
巡回するので、下限アドレスｒ側から上限アドレスｙ側
に昇順して巡回するアドレスｘ、ｗ、ｔ、ｓは上限アド
レスｙに達すると、再び下限アドレスｒに戻るようにさ
れる。このため、アドレス領域〔AR31＋AR32〕に於け
る、入出力ポートPI1及びPO5、PI5及びPO1のアドレス
ｘ、ｗ、ｔ、ｓは、第12図に示されるような状態とな
る。

例えば、入力ポートPI1、出力ポートPO5のアドレス
ｘ、ｗが、下限アドレス、例えば、アドレスｒ側から、
上限アドレス、例えば、アドレスｙ側にインクリメント
して移動する。また、入力ポートPI5のアドレスｔ、出
力ポートPO1のアドレスｓもまた、同様にして下限アド
レスｒから上限アドレスｙにインクリメントして移動す
る。

アドレスが上限アドレスｙに達すると、再び、下限ア
ドレスｒにもどるようにされているので、上述のアドレ
スｘ、ｗは、下限アドレスｒ側に移動し、また、アドレ
スｔ、ｓは、上限アドレスｙに移動するもので、この状
態が第12図に示されている。

第５図に示されるマルチポートメモリ35のアドレス制
御は、各入出力ポート毎に、アドレスジエネレータ60を
備えることによって実現できる。

アドレスジエネレータ60は、以下の原則に従って動作
が制御させれる。

基本的な＋１のインクリメントデジタル信号処理で、頻度の高い一定ステップおきの
アドレスインクリメント指定された範囲から出ないように、上限アドレスにき
たら下限アドレスに戻ること指定された範囲内に別のアドレスジエネレータの指定
範囲が重なる時は、その別のアドレスを追い越さないこ
とリセット或いはスタートによって下限アドレスから始
めることアドレスジエネレータ60の構成の例を第13図に示す。

端子61から供給される上限アドレスADUPがラッチ62を
介して、合成回路63、比較器64に供給される。また、端
子65から供給される下限アドレスADLWがラッチ66を介し
て、合成回路63、加算器67に供給される。そして、端子
68から供給されるステップST、例えば、（ST＝１）がラ
ッチ69を介して加算器70に供給される。

加算器70には、加算器67からアドレス値AD 0がフィー
ドバックされる。この加算器70にて現在のアドレス値AD
0とステップSTとが加算され、ラッチ71に取込まれる。

ラッチ71は、上述の加算器70と共に、アキュムレータ
を構成するもので、ラッチ71には、システムの動作開始
時、端子72を介して供給される初期リセット信号RSTが
供給されることによって、内容がクリヤされる。このラ
ッチ71からの出力は、加算器67に供給される。

合成回路63では、ラッチ62、66から供給される下限ア
ドレスADLW、上限アドレスADUPが加算される。そして、
更に端子73を介して（“1"）が加えられることによっ
て、〔上限アドレスADUP−下限アドレスADLW＋１〕の値
が求められる。そして、この値が加算器67に供給され
る。

加算器67は、モジュロ加算器であり、上述の〔上限ア
ドレスADUP−下限アドレスADLW＋１〕をモジュロとし
て、アドレス値AD 0を求めるものである。この加算器67
からは、上述のモジュロ加算で得られるアドレス値AD 0
が端子74から出力される。上述のようにシステムの動作
開始時、ラッチ71は内容がクリヤされているので、シス
テムの動作開始時は、下限アドレスADLWがアドレス値AD
0として出力されることになる。加算器67から出力され
るアドレス値64は、比較器64、75に夫々供給される。

比較器64では、上限アドレスADUPとアドレス値AD 0と
の比較を行うことによって、アドレス値AD 0が上限アド
レスADUPを越えているか否かが判断される。比較器64と
加算器67の接続は、モジュロ算をさせる指示となる。

比較器75は、端子76から供給される他の入出力ポート
のアドレスADPAであり、上述のアドレス値AD 0と比較す
ることで追い越しの有無が判断される。もし、追い越し
の発生しそうな時は、ラッチ71に制御信号を出力して、
ラッチ71の内容をホールドさせアキュムレートを停止さ
せる。この比較器75は、入出力ポートがＮポートあった
場合、（Ｎ−１）組の比較が必要になるが、同じアドレ
ス領域内では先行する入出力ポートのアドレスだけ見れ
ばよいので１組でよい。

端子77から供給される信号CEは同じアドレス領域割り
当ての入出力ポートが無い時、比較器75の動作を停止さ
せる制御信号である。

この発明の実施例によれば、従来、PEの夫々が持って
いたメモリは、この発明ではマルチポートメモリ１、35
を共通的に使用できるので不要となる。この場合、メモ
リが共用できるため、データの重複を防止できる。ま
た、PE2〜５、23〜26間でメモリサイズを融通できるた
め、マルチポートメモリ１、35のメモリサイズは、従来
のPEの夫々が持っていたメモリサイズの和よりも少なく
てよい。

また、PE2〜５、23〜26の接続状態を可変にでき仕様
の柔軟性、汎用性を確保できると共に、メモリの使い方
に無駄が無く、回路の冗長度が低くでき、従って、汎用
性が高く冗長度の低いアーキテクチャが実現できる。

尚、この実施例の説明では、PE2〜５、23〜26の、直
列、並列、夫々の場合について説明しているが、この直
列、並列の各接続を混用してもよいことは勿論である。
また、この実施例の説明では、PE2〜５、23〜26の入力
は、１つとされているが、これに限定されるものではな
く、必要に応じて設定できることは勿論である。

上述の一実施例、他の実施例共に、マルチポートメモ
リ１、35をデータ用にのみ使用し、データについての作
用及び効果を示したが、これに限定されるものではな
く、例えば、プログラムメモリ或いはテーブルメモリ等
のメモリを共用してもよい。

〔発明の効果〕

請求項（１）乃至（４）の発明に係る画像信号処理回
路によれば、従来、各プロセッサエレメントが持ってい
たメモリは、マルチポートメモリで代用でき、この場
合、メモリが共用できるため、データの重複記憶を防止
できるという効果がある。

また、プロセッサエレメント間でメモリサイズを融通
できるため、マルチポートメモリのメモリサイズは、従
来、プロセッサエレメントの夫々が持っていたメモリサ
イズの和よりもずっと少なくてよいという効果がある。

プロセッサエレメントの構造を可変にでき仕様の柔軟
性、汎用性を確保できると共に、メモリの使い方に無駄
が無く、回路の冗長度を低くでき、従って、汎用性が高
く冗長度の低いアーキテクチャが実現できるという効果
がある。

請求項（１）の発明では、画像信号処理回路をレジス
タとして使用することができるという効果がある。

請求項（２）の発明では、画像信号処理回路をレジス
タ或いは遅延回路として使用することができるという効
果がある。

請求項（３）の発明では、画像信号処理回路をバッフ
アメモリとして使用することができるという効果があ
る。

請求項（４）の発明では、画像信号処理回路をパター
ン発生回路として使用することができるという効果があ
る。

また、実施例によれば、RAMに複数のシリアル回路を
配し、複数のシリアルアクセスポートを設けることによ
って、マルチポートメモリの複雑化、大型化を避けるこ
とができ、実現の可能性を一層、高めることができると
いう効果がある。

【図面の簡単な説明】第１図はこの発明の一実施例を示すブロック図、第２図
はプロセッサエレメントの直列接続を示すブロック図、
第３図はプロセッサエレメントの並列接続を示すブロッ
ク図、第４図はこの発明の他の実施例を示すブロック
図、第５図は他の実施例に於けるマルチポートメモリと
プロセッサエレメントの接続を示すブロック図、第６図
乃至第８図は夫々プロセッサエレメントの直列接続とア
ドレス領域の構成を示す図、第９図乃至第12図はプロセ
ッサエレメントの並列接続とアドレス領域の構成を示す
図、第13図はアドレスジエネレータを示すブロック図、
第14図及び第15図は夫々従来例を説明するための図であ
る。図面に於ける主要な符号の説明１、35:マルチポートメモリ、２、３、４、５、23、2
4、25、26、81、82、83、84:プロセッサエレメント、
６、30、31、32、41、42、43、44、45:バッフアメモ
リ、7:遅延回路、8:パターン発生回路、29、33、34、4
6、47、48:レジスタ、60:アドレスジエネレータ、ADR:
読出しアドレス、ADW:書込みアドレス、AR:アドレス領
域、PI:入力ポート、PO:出力ポート、RP:ランダムアク
セスポート、SI、SO:シリアルアクセスポート、AD 0:ア
ドレス値、ADLW:下限アドレス、ADUP:上限アドレス。

Claims

(57)【特許請求の範囲】

【請求項１】複数の演算回路の接続を任意に設定し得る
画像信号処理回路に於いて、上記演算回路の接続を設定するために、ランダムアクセ
スメモリと、シリアル入力ポート及びシリアル出力ポー
トを有し上記ランダムアクセスメモリとパラレル入出力
で接続される複数の系統のシリアル回路とから成り、上
記シリアル入力ポートのそれぞれについて任意の書込み
アドレスを設定でき、上記シリアル出力のそれぞれにつ
いて任意の読出しアドレスを設定できるマルチポートメ
モリを備え、上記マルチポートメモリの書込みアドレスと読出しアド
レスを同一のアドレス値としたことを特徴とする画像信
号処理回路。
【請求項２】複数の演算回路の接続を任意に設定し得る
画像信号処理回路に於いて、上記演算回路の接続を設定するために、ランダムアクセ
スメモリと、シリアル入力ポート及びシリアル出力ポー
トを有し上記ランダムアクセスメモリとパラレル入出力
で接続される複数の系統のシリアル回路とから成り、上
記シリアル入力ポートのそれぞれについて任意の書込み
アドレスを設定でき、上記シリアル出力のそれぞれにつ
いて任意の読出しアドレスを設定できるマルチポートメ
モリを備え、上記マルチポートメモリに第１のアドレスを設定すると
共に、上記第１のアドレスから所定のアドレス間隔、離
れた第２のアドレスを設定し、上記第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、上記演算回路と対応する上記書込みア
ドレス及び／または読出しアドレスを設定し、上記書込みアドレス及び／または読出しアドレスのアド
レス間隔を所定の値に固定した状態で、上記第１及び第
２のアドレス間で、上記書込みアドレス及び／または読
出しアドレスを巡回させることを特徴とする画像信号処
理回路。
【請求項３】複数の演算回路の接続を任意に設定し得る
画像信号処理回路に於いて、上記演算回路の接続を設定するために、ランダムアクセ
スメモリと、シリアル入力ポート及びシリアル出力ポー
トを有し上記ランダムアクセスメモリとパラレル入出力
で接続される複数の系統のシリアル回路とから成り、上
記シリアル入力ポートのそれぞれについて任意の書込み
アドレスを設定でき、上記シリアル出力のそれぞれにつ
いて任意の読出しアドレスを設定できるマルチポートメ
モリを備え、上記マルチポートメモリに第１のアドレスを設定すると
共に、上記第１のアドレスから所定のアドレス間隔、離
れた第２のアドレスを設定し、上記第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、上記演算回路と対応する上記書込みア
ドレス及び／または読出しアドレスを設定し、上記書込みアドレス及び／または読出しアドレスのアド
レス間隔を可変にすると共に、上記読出しアドレス及び
／または上記書込みアドレスの一方が他方を、追い越さ
ないようにした状態で、上記第１及び第２のアドレス間
にて上記書込みアドレス及び／または読出しアドレスを
巡回させることを特徴とする画像信号処理回路。
【請求項４】複数の演算回路の接続を任意に設定し得る
画像信号処理回路に於いて、上記演算回路の接続を設定するために、ランダムアクセ
スメモリと、シリアル入力ポート及びシリアル出力ポー
トを有し上記ランダムアクセスメモリとパラレル入出力
で接続される複数の系統のシリアル回路とから成り、上
記シリアル入力ポートのそれぞれについて任意の書込み
アドレスを設定でき、上記シリアル出力のそれぞれにつ
いて任意の読出しアドレスを設定できるマルチポートメ
モリを備え、上記マルチポートメモリに第１のアドレスを設定すると
共に、上記第１のアドレスから所定のアドレス間隔、離
れた第２のアドレスを設定し、上記第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内のデータを繰り返して読出すことを特徴と
する画像信号処理回路。