JP2861844B2 - モノリシック可変分周器 - Google Patents
モノリシック可変分周器Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、モノリシック可変分周
器に係り、特にミリ波帯等の超高周波帯の信号源を安定
化する周波数シンセサイザ回路に使用可能なモノリシッ
ク可変分周器に関する。
器に係り、特にミリ波帯等の超高周波帯の信号源を安定
化する周波数シンセサイザ回路に使用可能なモノリシッ
ク可変分周器に関する。
【０００２】
【従来の技術】従来、周波数シンセサイザ回路として広
く用いられる回路形式に、パルススワロー計数器と、ｎ
分周と（ｎ＋１）分周（ｎは整数）の２分周モードを有
する可変分周器とを組合わせた位相同期ループを用いた
ものが知られている。この従来の可変分周器は、例えば
図７に示すように構成される。
く用いられる回路形式に、パルススワロー計数器と、ｎ
分周と（ｎ＋１）分周（ｎは整数）の２分周モードを有
する可変分周器とを組合わせた位相同期ループを用いた
ものが知られている。この従来の可変分周器は、例えば
図７に示すように構成される。
【０００３】図７において、本回路は、可変分周器の基
本部となる４分周と５分周とを切り換える所謂リング計
数回路である。即ち、入力端子１に印加される高周波信
号（周波数ｆIN）は、３個のフリップフロップ（ＤＦＦ
１２、同１３、同１４）のクロック端ＣＬＫに共通に供
給され、初段のＤＦＦ１２の逆相出力端（Ｑバー）が中
段のＤＦＦ１３のデータ入力端Ｄと出力端子２に接続さ
れ、中段のＤＦＦ１３の正相出力端Ｑが終段のＤＦＦ１
４のデータ入力端ＤとＯＲゲート１５の一方の入力端と
に接続され、終段のＤＦＦ１４の正相出力端はＯＲゲー
ト１５の他方の入力端に接続され、ＯＲゲート１５の出
力端が初段のＤＦＦ１２のデータ入力端Ｄに接続され
る。そして、終段のＤＦＦ１４は、クリア端ＣＲが分周
比切換制御端子３に接続され、外部から供給される分周
比制御信号に従い４分周動作と５分周動作とを行い、出
力端子２から４分周信号（ｆIN／４）と５分周信号（ｆ
IN／５）の何れかが出力される。
本部となる４分周と５分周とを切り換える所謂リング計
数回路である。即ち、入力端子１に印加される高周波信
号（周波数ｆIN）は、３個のフリップフロップ（ＤＦＦ
１２、同１３、同１４）のクロック端ＣＬＫに共通に供
給され、初段のＤＦＦ１２の逆相出力端（Ｑバー）が中
段のＤＦＦ１３のデータ入力端Ｄと出力端子２に接続さ
れ、中段のＤＦＦ１３の正相出力端Ｑが終段のＤＦＦ１
４のデータ入力端ＤとＯＲゲート１５の一方の入力端と
に接続され、終段のＤＦＦ１４の正相出力端はＯＲゲー
ト１５の他方の入力端に接続され、ＯＲゲート１５の出
力端が初段のＤＦＦ１２のデータ入力端Ｄに接続され
る。そして、終段のＤＦＦ１４は、クリア端ＣＲが分周
比切換制御端子３に接続され、外部から供給される分周
比制御信号に従い４分周動作と５分周動作とを行い、出
力端子２から４分周信号（ｆIN／４）と５分周信号（ｆ
IN／５）の何れかが出力される。
【０００４】本回路を基本として、８分周と９分周、１
６分周と１７分周、等の可変分周器が構成できる。即
ち、本回路を基にして分周比を増加させるには、本回路
の分周出力端子２に２分周動作をするＴフリップフロッ
プをＮ段付加し、Ｎ個のＴフリップフロップの出力をそ
れぞれ分岐し、それらと外部から供給される分周比制御
信号との論理和を取ったものを分周比切換制御端子３に
印加し、終段のＤＦＦ１４のクリア端ＣＲに帰還するこ
とによって実現できる。
６分周と１７分周、等の可変分周器が構成できる。即
ち、本回路を基にして分周比を増加させるには、本回路
の分周出力端子２に２分周動作をするＴフリップフロッ
プをＮ段付加し、Ｎ個のＴフリップフロップの出力をそ
れぞれ分岐し、それらと外部から供給される分周比制御
信号との論理和を取ったものを分周比切換制御端子３に
印加し、終段のＤＦＦ１４のクリア端ＣＲに帰還するこ
とによって実現できる。
【０００５】このようにして構成した分周器は、２2+N
分周と（２2+N ＋１）分周の可変となる。例えば、Ｎ＝
３とすれば、３２分周と３３分周の可変となる。
分周と（２2+N ＋１）分周の可変となる。例えば、Ｎ＝
３とすれば、３２分周と３３分周の可変となる。
【０００６】以上のように、従来の可変分周器は、ディ
ジタル論理演算を用いて構成されるが、通常は固定分周
器に比較して回路が複雑となり、論理ゲートを構成する
能動素子であるトランジスタの性能限界と、回路構成が
複雑なことによるゲート遅延時間が大きいことから動作
可能な上限周波数は低くなる。そのため、従来では、ミ
リ波帯のような超高周波で動作する周波数シンセサイザ
回路を構成する際には、可変分周器の前段にプリスケー
ラと呼ばれる固定分周器を設け、可変分周器の動作可能
な周波数まで分周する方式が採用される。
ジタル論理演算を用いて構成されるが、通常は固定分周
器に比較して回路が複雑となり、論理ゲートを構成する
能動素子であるトランジスタの性能限界と、回路構成が
複雑なことによるゲート遅延時間が大きいことから動作
可能な上限周波数は低くなる。そのため、従来では、ミ
リ波帯のような超高周波で動作する周波数シンセサイザ
回路を構成する際には、可変分周器の前段にプリスケー
ラと呼ばれる固定分周器を設け、可変分周器の動作可能
な周波数まで分周する方式が採用される。
【０００７】固定分周器を前置する方式では、周波数シ
ンセサイザとして出力周波数切り換えの最小周波数幅に
対して固定分周比の概略２乗に反比例して位相比較周波
数を低くする必要があるので、位相同期ループ帯域幅も
狭帯域となる。
ンセサイザとして出力周波数切り換えの最小周波数幅に
対して固定分周比の概略２乗に反比例して位相比較周波
数を低くする必要があるので、位相同期ループ帯域幅も
狭帯域となる。
【０００８】
【発明が解決しようとする課題】ところで、ミリ波帯等
の超高周波帯の信号源を安定化する周波数シンセサイザ
回路では、位相比較周波数成分のスプリアス処理がで
き、また超高周波信号源の位相雑音を高Ｑ低雑音の基準
信号源によって圧縮することが行えるためには、位相同
期ループ帯域幅は、広いことが必要である。
の超高周波帯の信号源を安定化する周波数シンセサイザ
回路では、位相比較周波数成分のスプリアス処理がで
き、また超高周波信号源の位相雑音を高Ｑ低雑音の基準
信号源によって圧縮することが行えるためには、位相同
期ループ帯域幅は、広いことが必要である。
【０００９】従って、位相同期ループ帯域幅を狭帯域化
する従来の固定分周器を前置する方式は採用できないの
で、ミリ波帯等の超高周波帯の信号を直接分周できる２
分周モードを有する可変分周器が必要となる。
する従来の固定分周器を前置する方式は採用できないの
で、ミリ波帯等の超高周波帯の信号を直接分周できる２
分周モードを有する可変分周器が必要となる。
【００１０】ここに、従来の２分周モードを有する可変
分周器は、動作可能周波数を向上させるべく高速バイポ
ーラトランジスタを用いたＥＣＬ（エミッタ・カップル
ド・ロジック）形式の高速論理回路を用いて構成される
が、可変分周とするための帰還回路の存在等による信号
遅延等により同一の半導体基板に同一プロセスを用いて
製造しても固定分周の約半分の動作周波数までしか得ら
れず、かかる構成ではミリ波帯のような超高周波帯で動
作するものを製作することはできないので、どのように
構成するかが問題となる。
分周器は、動作可能周波数を向上させるべく高速バイポ
ーラトランジスタを用いたＥＣＬ（エミッタ・カップル
ド・ロジック）形式の高速論理回路を用いて構成される
が、可変分周とするための帰還回路の存在等による信号
遅延等により同一の半導体基板に同一プロセスを用いて
製造しても固定分周の約半分の動作周波数までしか得ら
れず、かかる構成ではミリ波帯のような超高周波帯で動
作するものを製作することはできないので、どのように
構成するかが問題となる。
【００１１】本発明の目的は、ミリ波帯等の超高周波帯
の信号源を安定化する周波数シンセサイザ回路の実現を
可能とすべく、ミリ波帯のような超高周波帯で動作する
新規構成の２分周モード型のモノリシック可変分周器を
提供することにある。
の信号源を安定化する周波数シンセサイザ回路の実現を
可能とすべく、ミリ波帯のような超高周波帯で動作する
新規構成の２分周モード型のモノリシック可変分周器を
提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明のモノリシック可変分周器は次の如き構成を
有する。即ち、本発明のモノリシック可変分周器は、ミ
リ波帯を対象とする超高周波の信号源を安定化する周波
数シンセサイザ回路に使用可能なモノリシック可変分周
器であって、入力高周波信号を２分岐する分岐器と；
分岐器の各分岐出力をそれぞれ互いに異なる分周比で分
周する２個のアナログ分周器と； ２個のアナログ分周
器の出力を外部から与えられる制御信号に従って切り換
えて出力する高周波切換器と； を半導体基板上に集積
形成してミリ波帯の超高周波の入力信号を直接分周可能
としたことを特徴とする。
に、本発明のモノリシック可変分周器は次の如き構成を
有する。即ち、本発明のモノリシック可変分周器は、ミ
リ波帯を対象とする超高周波の信号源を安定化する周波
数シンセサイザ回路に使用可能なモノリシック可変分周
器であって、入力高周波信号を２分岐する分岐器と；
分岐器の各分岐出力をそれぞれ互いに異なる分周比で分
周する２個のアナログ分周器と； ２個のアナログ分周
器の出力を外部から与えられる制御信号に従って切り換
えて出力する高周波切換器と； を半導体基板上に集積
形成してミリ波帯の超高周波の入力信号を直接分周可能
としたことを特徴とする。
【００１３】具体的には、２個のアナログ分周器は、ｍ
とｎ（ｍ≠ｎ）を整数としたとき、一方のアナログ分周
器が入力周波数の１／（ｍ＋１）の周波数で安定化する
閉ループにより（ｍ＋１）分周信号を出力し、他方のア
ナログ分周器が入力周波数の１／（ｎ＋１）の周波数で
安定化する閉ループにより（ｎ＋１）分周信号を出力す
る； ことを特徴とする。
とｎ（ｍ≠ｎ）を整数としたとき、一方のアナログ分周
器が入力周波数の１／（ｍ＋１）の周波数で安定化する
閉ループにより（ｍ＋１）分周信号を出力し、他方のア
ナログ分周器が入力周波数の１／（ｎ＋１）の周波数で
安定化する閉ループにより（ｎ＋１）分周信号を出力す
る； ことを特徴とする。
【００１４】更に具体的には、２個のアナログ分周器
は、それぞれ、分岐出力を一方の入力とする混合器と；
混合器の出力から低周波成分を取り出す低域フィルタ
と；低域フィルタの出力を周波数逓倍して混合器の他方
の入力に与える周波数逓倍器と； で構成され、整数ｍ
と同ｎ（但し、ｍ≠ｎ）を逓倍数としたとき、一方の低
域フィルタの出力に（ｍ＋１）分周信号が得られ、他方
の低域フィルタの出力に（ｎ＋１）分周信号が得られ、
ぞれぞれ高周波切換器に与えられる； ことを特徴とす
る。
は、それぞれ、分岐出力を一方の入力とする混合器と；
混合器の出力から低周波成分を取り出す低域フィルタ
と；低域フィルタの出力を周波数逓倍して混合器の他方
の入力に与える周波数逓倍器と； で構成され、整数ｍ
と同ｎ（但し、ｍ≠ｎ）を逓倍数としたとき、一方の低
域フィルタの出力に（ｍ＋１）分周信号が得られ、他方
の低域フィルタの出力に（ｎ＋１）分周信号が得られ、
ぞれぞれ高周波切換器に与えられる； ことを特徴とす
る。
【００１５】また、分岐器は、ウィルキンソンデバイダ
で構成され； 混合器は、シングルバランスダイオード
ミキサで構成される； ことを特徴とする。
で構成され； 混合器は、シングルバランスダイオード
ミキサで構成される； ことを特徴とする。
【００１６】
【作用】次に、前記の如く構成される本発明のモノリシ
ック可変分周器の作用を説明する。本発明では、半導体
基板上に、分岐器、２つのアナログ分周器、高周波切換
器等、ミリ波帯等の超高周波帯で動作し得る回路を集積
形成してある。従って、直接ミリ波等の超高周波の信号
を分周できるので、超高周波帯で高機能かつ高性能の周
波数シンセサイザ回路を実現できることになる。
ック可変分周器の作用を説明する。本発明では、半導体
基板上に、分岐器、２つのアナログ分周器、高周波切換
器等、ミリ波帯等の超高周波帯で動作し得る回路を集積
形成してある。従って、直接ミリ波等の超高周波の信号
を分周できるので、超高周波帯で高機能かつ高性能の周
波数シンセサイザ回路を実現できることになる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係るモノリシック可
変分周器を示す。図１において、このモノリシック可変
分周器は、分岐器（ＤＩＶ．）４と２つのアナログ分周
器｛（５、７、９）（６、８、１０）｝と高周波切換器
１１とを半導体基板上に集積形成したものである。
する。図１は、本発明の一実施例に係るモノリシック可
変分周器を示す。図１において、このモノリシック可変
分周器は、分岐器（ＤＩＶ．）４と２つのアナログ分周
器｛（５、７、９）（６、８、１０）｝と高周波切換器
１１とを半導体基板上に集積形成したものである。
【００１８】分岐器４は、入力端子１に印加される周波
数ｆINの高周波信号を２分岐し、それぞれ２つのアナロ
グ分周器の対応するものに与える。分岐器４は、例えば
図２に示すように、マイクロストリップ線路で形成した
ウィルキンソンデバイダを用いることができる。図２に
おいて、ポート１への入力信号は、ポート２及び同３に
同位相・同電力で分岐される。なお、線路インピーダン
スｚ0 は、マイクロ波帯やミリ波帯では一般に５０Ω系
が使用されているので、抵抗Ｒの値は１００Ωである。
数ｆINの高周波信号を２分岐し、それぞれ２つのアナロ
グ分周器の対応するものに与える。分岐器４は、例えば
図２に示すように、マイクロストリップ線路で形成した
ウィルキンソンデバイダを用いることができる。図２に
おいて、ポート１への入力信号は、ポート２及び同３に
同位相・同電力で分岐される。なお、線路インピーダン
スｚ0 は、マイクロ波帯やミリ波帯では一般に５０Ω系
が使用されているので、抵抗Ｒの値は１００Ωである。
【００１９】２つのアナログ分周器は、分岐器４の各分
岐出力をそれぞれ互いに異なる分周比で分周する。具体
的には、２つのアナログ分周器は、分岐出力を一方の入
力とする混合器５（６）と、混合器の出力から低周波成
分を取り出す低域フィルタ７（８）と、低域フィルタの
出力を周波数逓倍して混合器の他方の入力に与える周波
数逓倍器９（１０）とで構成され、次のようにして分周
動作をする。
岐出力をそれぞれ互いに異なる分周比で分周する。具体
的には、２つのアナログ分周器は、分岐出力を一方の入
力とする混合器５（６）と、混合器の出力から低周波成
分を取り出す低域フィルタ７（８）と、低域フィルタの
出力を周波数逓倍して混合器の他方の入力に与える周波
数逓倍器９（１０）とで構成され、次のようにして分周
動作をする。
【００２０】まず、混合器５→低域フィルタ７→周波数
逓倍器９→混合器５の閉ループからなるアナログ分周器
では、低域フィルタ７は、混合器５の出力のうち入力周
波数ｆINの１／４の周波数の信号を通過し、周波数逓倍
器９は低域フィルタ７の出力を３逓倍して混合器５に帰
還するので、混合器５は、ｆINと（３／４）ｆINの両周
波数の入力に対し、ｆIN＋（３／４）ｆIN＝（７／４）
ｆINの周波数成分と、ｆIN−（３／４）ｆIN＝（１／
４）ｆINの周波数成分とを出力し、前者が低域フィルタ
７で除かれ、そして（１／４）ｆINの周波数が周波数逓
倍器９で３逓倍されて（３／４）ｆINの周波数となり、
混合器５に供給される。従って、このアナログ分周器で
は、低域フィルタ７の出力周波数が（１／４）ｆINとな
ったとき閉ループとなって安定する。逓倍数ｍ＝３とし
たとき、ｍ＋１＝４、即ち入力周波数ｆINの４分周信号
が出力されるのである。
逓倍器９→混合器５の閉ループからなるアナログ分周器
では、低域フィルタ７は、混合器５の出力のうち入力周
波数ｆINの１／４の周波数の信号を通過し、周波数逓倍
器９は低域フィルタ７の出力を３逓倍して混合器５に帰
還するので、混合器５は、ｆINと（３／４）ｆINの両周
波数の入力に対し、ｆIN＋（３／４）ｆIN＝（７／４）
ｆINの周波数成分と、ｆIN−（３／４）ｆIN＝（１／
４）ｆINの周波数成分とを出力し、前者が低域フィルタ
７で除かれ、そして（１／４）ｆINの周波数が周波数逓
倍器９で３逓倍されて（３／４）ｆINの周波数となり、
混合器５に供給される。従って、このアナログ分周器で
は、低域フィルタ７の出力周波数が（１／４）ｆINとな
ったとき閉ループとなって安定する。逓倍数ｍ＝３とし
たとき、ｍ＋１＝４、即ち入力周波数ｆINの４分周信号
が出力されるのである。
【００２１】また、混合器６→低域フィルタ８→周波数
逓倍器１０→混合器６の閉ループからなるアナログ分周
器では、低域フィルタ８は、混合器６の出力のうち入力
周波数ｆINの１／５の周波数の信号を通過し、周波数逓
倍器１０は低域フィルタ８の出力を４逓倍して混合器６
に帰還するので、混合器６は、ｆINと（４／５）ｆINの
両周波数の入力に対し、ｆIN＋（４／５）ｆIN＝（９／
５）ｆINの周波数成分と、ｆIN−（４／５）ｆIN＝（１
／５）ｆINの周波数成分とを出力し、前者が低域フィル
タ８で除かれ、そして（１／５）ｆINの周波数が周波数
逓倍器１０で４逓倍されて（４／５）ｆINの周波数とな
り、混合器６に供給される。従って、このアナログ分周
器では、低域フィルタ８の出力周波数が（１／５）ｆIN
となったとき閉ループとなって安定する。逓倍数ｎ＝４
としたとき、ｎ＋１＝５、即ち入力周波数ｆINの５分周
信号が出力されるのである。
逓倍器１０→混合器６の閉ループからなるアナログ分周
器では、低域フィルタ８は、混合器６の出力のうち入力
周波数ｆINの１／５の周波数の信号を通過し、周波数逓
倍器１０は低域フィルタ８の出力を４逓倍して混合器６
に帰還するので、混合器６は、ｆINと（４／５）ｆINの
両周波数の入力に対し、ｆIN＋（４／５）ｆIN＝（９／
５）ｆINの周波数成分と、ｆIN−（４／５）ｆIN＝（１
／５）ｆINの周波数成分とを出力し、前者が低域フィル
タ８で除かれ、そして（１／５）ｆINの周波数が周波数
逓倍器１０で４逓倍されて（４／５）ｆINの周波数とな
り、混合器６に供給される。従って、このアナログ分周
器では、低域フィルタ８の出力周波数が（１／５）ｆIN
となったとき閉ループとなって安定する。逓倍数ｎ＝４
としたとき、ｎ＋１＝５、即ち入力周波数ｆINの５分周
信号が出力されるのである。
【００２２】混合器（５、６）は、例えば図３に示すよ
うなシングルバランスダイオードミキサで構成できる。
図３において、バランス・アンバランス変換器３１は、
周波数逓倍器からの信号をバランス信号へ変換し、直列
接続した２個のダイオード（３２、３３）の両端に加え
る。また、分岐器の出力を高域フィルタ３４を介してダ
イオード（３２、３３）の中点に加える。そうすると、
ダイオードの電圧、電流の非直線性により、ダイオード
の中点に分岐器の出力周波数と逓倍器の出力周波数との
差周波数が得られるので、それを低域フィルタ（７、
８）たる同３５で取り出す。なお、逓倍器の信号はダイ
オードの中点ではキャンセルされるので、高域フィルタ
３４及び低域フィルタ３５の入力端間のアイソレーショ
ンが取れるようになっている。
うなシングルバランスダイオードミキサで構成できる。
図３において、バランス・アンバランス変換器３１は、
周波数逓倍器からの信号をバランス信号へ変換し、直列
接続した２個のダイオード（３２、３３）の両端に加え
る。また、分岐器の出力を高域フィルタ３４を介してダ
イオード（３２、３３）の中点に加える。そうすると、
ダイオードの電圧、電流の非直線性により、ダイオード
の中点に分岐器の出力周波数と逓倍器の出力周波数との
差周波数が得られるので、それを低域フィルタ（７、
８）たる同３５で取り出す。なお、逓倍器の信号はダイ
オードの中点ではキャンセルされるので、高域フィルタ
３４及び低域フィルタ３５の入力端間のアイソレーショ
ンが取れるようになっている。
【００２３】バランス・アンバランス変換器３１は、具
体的には、図４（ａ）に示すようにマイクロストリップ
線路からなるハイブリッドリングで構成できる。図４
（ａ）において、アーム１はアンバランス入力ポート、
アーム２と同４はバランス入力ポート、アーム３は整合
終端ポートである。高域フィルタ３４は、例えば図４
（ｂ）に示すように、また低域フィルタ３５は、例えば
図４（ｃ）に示すように、それぞれインダクタンスたる
線路とコンデンサの組合わせで構成される。
体的には、図４（ａ）に示すようにマイクロストリップ
線路からなるハイブリッドリングで構成できる。図４
（ａ）において、アーム１はアンバランス入力ポート、
アーム２と同４はバランス入力ポート、アーム３は整合
終端ポートである。高域フィルタ３４は、例えば図４
（ｂ）に示すように、また低域フィルタ３５は、例えば
図４（ｃ）に示すように、それぞれインダクタンスたる
線路とコンデンサの組合わせで構成される。
【００２４】また、周波数逓倍器（９、１０）は、例え
ば図５に示すように構成される。即ち、周波数逓倍器
（３逓倍器）９は、図５（ａ）に示すように、バラクタ
ダイオード５３を用いたもので、３倍高調波を帯域フィ
ルタ５２で取り出す。なお、帯域フィルタ５２は、例え
ば図５（ｂ）に示すようにインダクタンスたる線路とコ
ンデンサの組合わせで構成される。
ば図５に示すように構成される。即ち、周波数逓倍器
（３逓倍器）９は、図５（ａ）に示すように、バラクタ
ダイオード５３を用いたもので、３倍高調波を帯域フィ
ルタ５２で取り出す。なお、帯域フィルタ５２は、例え
ば図５（ｂ）に示すようにインダクタンスたる線路とコ
ンデンサの組合わせで構成される。
【００２５】一方、周波数逓倍器（４逓倍器）１０は、
例えば図５（ｃ）に示すように、２逓倍器５４を２個直
列に接続して構成される。２逓倍器５４は、図５（ｄ）
に示すように、バランス・アンバランス変換器５５と２
個のダイオードとインダクタンス（線路）とで構成され
る。入力信号はダイオードの中点でキャンセルされ、２
倍高調波成分のみが出力される。
例えば図５（ｃ）に示すように、２逓倍器５４を２個直
列に接続して構成される。２逓倍器５４は、図５（ｄ）
に示すように、バランス・アンバランス変換器５５と２
個のダイオードとインダクタンス（線路）とで構成され
る。入力信号はダイオードの中点でキャンセルされ、２
倍高調波成分のみが出力される。
【００２６】次に、高周波切換器１１は、分周比切換制
御端子３に印加される分周比制御信号に従い、低域フィ
ルタ７の出力に得られた（１／４）ｆINの分周出力と低
域フィルタ８の出力に得られた（１／５）ｆINの分周出
力とを選択し、それを出力端子２から分周出力として外
部へ送出する。
御端子３に印加される分周比制御信号に従い、低域フィ
ルタ７の出力に得られた（１／４）ｆINの分周出力と低
域フィルタ８の出力に得られた（１／５）ｆINの分周出
力とを選択し、それを出力端子２から分周出力として外
部へ送出する。
【００２７】高周波切換器１１は、具体的には例えば図
６に示すように、４個のスイッチを中心に構成される。
各スイッチは、例えばＦＥＴスイッチであり、ゲートに
印加される分周比制御信号に従いドレイン・ソース間の
導通制御をする。即ち入力１を出力端へ導出するとき
は、Ｓ11＝ＯＮ、Ｓ12＝Ｓ21＝ＯＦＦ、Ｓ22＝ＯＮとな
り、入力２を出力端へ導出するときは、Ｓ11＝ＯＦＦ、
Ｓ12＝Ｓ21＝ＯＮ、Ｓ22＝ＯＦＦとなるように制御され
る。
６に示すように、４個のスイッチを中心に構成される。
各スイッチは、例えばＦＥＴスイッチであり、ゲートに
印加される分周比制御信号に従いドレイン・ソース間の
導通制御をする。即ち入力１を出力端へ導出するとき
は、Ｓ11＝ＯＮ、Ｓ12＝Ｓ21＝ＯＦＦ、Ｓ22＝ＯＮとな
り、入力２を出力端へ導出するときは、Ｓ11＝ＯＦＦ、
Ｓ12＝Ｓ21＝ＯＮ、Ｓ22＝ＯＦＦとなるように制御され
る。
【００２８】以上のように、分岐器４、混合器（５、
６）、低域フィルタ（７、８）、周波数逓倍器（９、１
０）、高周波切換器１１は、全て半導体基板上に搭載す
ることが可能なものである。特に、ミリ波帯等の超高周
波帯では波長も短いことから分布定数回路も微小な寸法
となり、モノリシック集積回路に充分に搭載可能な寸法
である。そして、本回路の動作上限を決定する半導体素
子への要求性能も、例えばダイオードの非線形性を利用
する等ができるので、動作周波数において高利得を要求
されるトランジスタを用いた論理回路と比較して遥かに
軽くて済む。即ちミリ波等の超高周波の信号を直接分周
できる。
６）、低域フィルタ（７、８）、周波数逓倍器（９、１
０）、高周波切換器１１は、全て半導体基板上に搭載す
ることが可能なものである。特に、ミリ波帯等の超高周
波帯では波長も短いことから分布定数回路も微小な寸法
となり、モノリシック集積回路に充分に搭載可能な寸法
である。そして、本回路の動作上限を決定する半導体素
子への要求性能も、例えばダイオードの非線形性を利用
する等ができるので、動作周波数において高利得を要求
されるトランジスタを用いた論理回路と比較して遥かに
軽くて済む。即ちミリ波等の超高周波の信号を直接分周
できる。
【００２９】
【発明の効果】以上説明したように、本発明のモノリシ
ック可変分周器は、半導体基板上に、分岐器、２つのア
ナログ分周器、高周波切換器等、ミリ波帯等の超高周波
帯で動作し得る回路を集積形成してあるので、直接ミリ
波等の超高周波の信号を分周でき、超高周波帯で高機能
かつ高性能の周波数シンセサイザ回路を実現できる効果
がある。
ック可変分周器は、半導体基板上に、分岐器、２つのア
ナログ分周器、高周波切換器等、ミリ波帯等の超高周波
帯で動作し得る回路を集積形成してあるので、直接ミリ
波等の超高周波の信号を分周でき、超高周波帯で高機能
かつ高性能の周波数シンセサイザ回路を実現できる効果
がある。
【図１】本発明の一実施例に係るモノリシック可変分周
器の構成ブロック図である。
器の構成ブロック図である。
【図２】分岐器の一例であるウィルキンソンデバイダの
構成概念図である。
構成概念図である。
【図３】混合器の一例であるシングルバランスダイオー
ドミキサの構成ブロック図である。
ドミキサの構成ブロック図である。
【図４】シングルバランスダイオードミキサの各構成要
素の具体例であり、（ａ）はハイブリッドリングの概念
図、（ｂ）は高域フィルタの概念図、（ｃ）は低域フィ
ルタの概念図である。
素の具体例であり、（ａ）はハイブリッドリングの概念
図、（ｂ）は高域フィルタの概念図、（ｃ）は低域フィ
ルタの概念図である。
【図５】周波数逓倍器の具体的構成例であり、（ａ）は
３逓倍器の構成図、（ｂ）は帯域フィルタ（ＢＰＦ）の
構成概念図、（ｃ）は４逓倍器の構成図、（ｄ）は２逓
倍器の構成図である。
３逓倍器の構成図、（ｂ）は帯域フィルタ（ＢＰＦ）の
構成概念図、（ｃ）は４逓倍器の構成図、（ｄ）は２逓
倍器の構成図である。
【図６】高周波切換器の具体的構成例の図である。
【図７】従来の可変分周器の構成ブロック図である。
１ 入力端子 ２ 出力端子 ３ 分周比切換制御端子 ４ 分岐器 ５，６ 混合器 ７，８ 低域フィルタ ９，１０ 周波数逓倍器 １１ 高周波切換器
Claims (3)
- 【請求項１】 ミリ波帯を対象とする超高周波の信号源
を安定化する周波数シンセサイザ回路に使用可能なモノ
リシック可変分周器であって、入力高周波信号を２分岐
する分岐器と； 分岐器の各分岐出力をそれぞれ互いに
異なる分周比で分周する２個のアナログ分周器であっ
て、一方の入力とするシングルバランスダイオードミキ
サで構成された混合器と； 混合器の出力から低周波成
分を取り出す低域フィルタと；低域フィルタの出力を周
波数逓倍して混合器の他方の入力に与える周波数逓倍器
と； で構成され、整数ｍと同ｎ（但し、ｍ≠ｎ）を逓
倍数としたとき、一方の低域フィルタの出力に（ｍ＋
１）分周信号が得られ、他方の低域フィルタの出力に
（ｎ＋１）分周信号を得るアナログ分周器と； ２個の
アナログ分周器の出力を外部から与えられる制御信号に
従って切り換えて出力する高周波切換器と； を半導体
基板上に集積形成してミリ波帯の超高周波の入力信号を
直接分周可能としたことを特徴とするモノリシック可変
分周器。 - 【請求項２】 ２個のアナログ分周器は、ｍとｎ（ｍ≠
ｎ）を整数としたとき、一方のアナログ分周器が入力周
波数の１／（ｍ＋１）の周波数で安定化する閉ループに
より（ｍ＋１）分周信号を出力し、他方のアナログ分周
器が入力周波数の１／（ｎ＋１）の周波数で安定化する
閉ループにより（ｎ＋１）分周信号を出力する； こと
を特徴とする請求項１に記載のモノリシック可変分周
器。 - 【請求項３】 分岐器は、ウィルキンソンデバイダで構
成される； ことを特徴とする請求項１に記載のモノリ
シック可変分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333425A JP2861844B2 (ja) | 1994-12-15 | 1994-12-15 | モノリシック可変分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333425A JP2861844B2 (ja) | 1994-12-15 | 1994-12-15 | モノリシック可変分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172316A JPH08172316A (ja) | 1996-07-02 |
| JP2861844B2 true JP2861844B2 (ja) | 1999-02-24 |
Family
ID=18265973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333425A Expired - Fee Related JP2861844B2 (ja) | 1994-12-15 | 1994-12-15 | モノリシック可変分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861844B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170327A (ja) * | 1984-02-14 | 1985-09-03 | Fujitsu Ltd | シンセサイザ |
| JPS6210505U (ja) * | 1985-07-02 | 1987-01-22 | ||
| JPS6258918U (ja) * | 1985-10-01 | 1987-04-11 | ||
| JPH01181307A (ja) * | 1988-01-14 | 1989-07-19 | Matsushita Electric Ind Co Ltd | 高周波分周器 |
-
1994
- 1994-12-15 JP JP6333425A patent/JP2861844B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08172316A (ja) | 1996-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |
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