JP2864663B2 - ウォッチドッグ・タイマ - Google Patents
ウォッチドッグ・タイマInfo
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- JP2864663B2 JP2864663B2 JP2131819A JP13181990A JP2864663B2 JP 2864663 B2 JP2864663 B2 JP 2864663B2 JP 2131819 A JP2131819 A JP 2131819A JP 13181990 A JP13181990 A JP 13181990A JP 2864663 B2 JP2864663 B2 JP 2864663B2
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- JP
- Japan
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- timer
- signal
- watchdog timer
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- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000005856 abnormality Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウォッチドッグ・タイマに関し、特にマイク
ロコンピュータに内蔵されるウォッチドッグ・タイマに
関する。
ロコンピュータに内蔵されるウォッチドッグ・タイマに
関する。
従来の技術を図を参照して説明する。第３図は従来の
ウォッチドッグ・タイマのブロック図である。従来のウ
ォッチドッグ・タイマはタイマ301,ウォッチドッグ・タ
イマクリア信号WCLR,クロック信号CLK,ウォッチドッグ
・タイマ出力信号WDTOから構成される。
ウォッチドッグ・タイマのブロック図である。従来のウ
ォッチドッグ・タイマはタイマ301,ウォッチドッグ・タ
イマクリア信号WCLR,クロック信号CLK,ウォッチドッグ
・タイマ出力信号WDTOから構成される。
ウォッチドッグ・タイマは通常マイクロコンピュータ
内のCPU（図中不図示）と接続されて使用される。CPUは
ウォッチドッグ・タイマクリア信号を発生する命令をデ
コードすると、ウォッチドッグ・タイマクリア信号WCLR
を論理値“1"にする。ウォッチドッグ・タイマクリア信
号WCLRはタイマ301に入力される。
内のCPU（図中不図示）と接続されて使用される。CPUは
ウォッチドッグ・タイマクリア信号を発生する命令をデ
コードすると、ウォッチドッグ・タイマクリア信号WCLR
を論理値“1"にする。ウォッチドッグ・タイマクリア信
号WCLRはタイマ301に入力される。
タイマ301は周期Ｔのタイマであり、クロック信号CLK
の立上がりでインクリメントし、CPUからのタイマクリ
ア信号WCLRが論理値“1"のときリセットされる。タイマ
301がオーバーフローするとオーバーフロー信号OVFを論
理値“1"にする。
の立上がりでインクリメントし、CPUからのタイマクリ
ア信号WCLRが論理値“1"のときリセットされる。タイマ
301がオーバーフローするとオーバーフロー信号OVFを論
理値“1"にする。
オーバーフロー信号OVFがウォッチドッグ・タイマ出
力信号WDTOである。
力信号WDTOである。
次に従来の技術の動作を説明する。
CPUがウォッチドッグ・タイマクリア信号WCLRを発生
する命令をデコードすると、ウォッチドッグ・タイマク
リア信号WCLRが論理値“1"になり、タイマ301はリセッ
トされる。
する命令をデコードすると、ウォッチドッグ・タイマク
リア信号WCLRが論理値“1"になり、タイマ301はリセッ
トされる。
タイマ301の周期がＴであるから、CPUが実行するプロ
グラム中にＴより短い間隔でウォッチドッグ・タイマク
リア信号WCLRを発生する命令をあらかじめ入れることに
より、タイマ301はオーバーフローする前にクリアされ
るため、CPUが正常に動作している間は、タイマ301のオ
ーバーフロー信号OVFは論理値“1"になることはなく、
ウォッチドッグ・タイマ出力信号WDTOは論理値“1"にな
らない。
グラム中にＴより短い間隔でウォッチドッグ・タイマク
リア信号WCLRを発生する命令をあらかじめ入れることに
より、タイマ301はオーバーフローする前にクリアされ
るため、CPUが正常に動作している間は、タイマ301のオ
ーバーフロー信号OVFは論理値“1"になることはなく、
ウォッチドッグ・タイマ出力信号WDTOは論理値“1"にな
らない。
しかし、CPUに異常が発生し、ウォッチドッグ・タイ
マクリア信号WCLRを発生する命令をデコードできなくな
ると、タイマ301はクリアされずにオーバーフローし、
オーバーフロー信号OVFが論理値“1"になり、ウォッチ
ドッグ・タイマ出力信号WDTOが論理値“1"になる。ウォ
ッチドッグ・タイマ出力信号WDTOを外部に出力すること
により、CPUに異常が発生したことを認識し所定の対処
をすることができる。
マクリア信号WCLRを発生する命令をデコードできなくな
ると、タイマ301はクリアされずにオーバーフローし、
オーバーフロー信号OVFが論理値“1"になり、ウォッチ
ドッグ・タイマ出力信号WDTOが論理値“1"になる。ウォ
ッチドッグ・タイマ出力信号WDTOを外部に出力すること
により、CPUに異常が発生したことを認識し所定の対処
をすることができる。
従来の技術では、ウォッチドッグ・タイマクリア信号
を発生する命令を含んだループにおちいってデッドロッ
クした場合や、ウォッチドッグ・タイマクリア信号が論
理値“1"に固定された場合に、異常を検出できないとい
う問題点がある。
を発生する命令を含んだループにおちいってデッドロッ
クした場合や、ウォッチドッグ・タイマクリア信号が論
理値“1"に固定された場合に、異常を検出できないとい
う問題点がある。
本発明のウォッチドッグ・タイマは所定のクリア信号
によりクリアされ、所定のクロックを計数し、所定時間
経過するとオーバーフローする第１の計数手段と、所定
期間の経過を検出する時間経過検出手段と、前記時間経
過検出手段が検出する所定期間に前記第１の計数手段を
クリアするクリア信号を計数する第２の計数手段とを備
え、前記第１の計数手段のオーバーフローと前記第２の
計数手段が所定の数だけ計数したことを検出したことの
論理和により異常検出信号を発生することを特徴とす
る。
によりクリアされ、所定のクロックを計数し、所定時間
経過するとオーバーフローする第１の計数手段と、所定
期間の経過を検出する時間経過検出手段と、前記時間経
過検出手段が検出する所定期間に前記第１の計数手段を
クリアするクリア信号を計数する第２の計数手段とを備
え、前記第１の計数手段のオーバーフローと前記第２の
計数手段が所定の数だけ計数したことを検出したことの
論理和により異常検出信号を発生することを特徴とす
る。
次に本発明について図面を参照して説明する。第１図
は本発明を用いたウォッチドッグタイマのブロック図で
ある。ウォッチドッグ・タイマはタイマ101,タイマ102,
カウンタ103,ORゲート104から構成される。
は本発明を用いたウォッチドッグタイマのブロック図で
ある。ウォッチドッグ・タイマはタイマ101,タイマ102,
カウンタ103,ORゲート104から構成される。
タイマ101は周期T1のタイマであり、クロック信号CLK
の立上がりでインクリメントし、CPUからのウォッチド
ッグ・タイマクリア信号WCLRが論理値“1"になるとリセ
ットされ、オーバーフローすると、オーバーフロー信号
OVF1を論理値“1"にする。オーバーフロー信号CVF1はOR
ゲート104に入力される。
の立上がりでインクリメントし、CPUからのウォッチド
ッグ・タイマクリア信号WCLRが論理値“1"になるとリセ
ットされ、オーバーフローすると、オーバーフロー信号
OVF1を論理値“1"にする。オーバーフロー信号CVF1はOR
ゲート104に入力される。
タイマ102は周期T2のタイマであり、クロック信号CLK
の立上がりでインクメントし、オーバーフローすると、
オーバーフロー信号OVF2を論理値“1"にする。オーバー
フロー信号OVF2はカウンター103に入力される。
の立上がりでインクメントし、オーバーフローすると、
オーバーフロー信号OVF2を論理値“1"にする。オーバー
フロー信号OVF2はカウンター103に入力される。
カウンター103は４ビットのカウンタで、タイマ102か
らのオーバーフロー信号OVF2が論理値“1"になるとリセ
ットされ、CPUからのタイマクリア信号WCLRが論理値
“1"のときインクリメントし、値が16になるとキャリー
信号CYを論理値“1"にする。キャリー信号CYはORゲート
104に入力される。
らのオーバーフロー信号OVF2が論理値“1"になるとリセ
ットされ、CPUからのタイマクリア信号WCLRが論理値
“1"のときインクリメントし、値が16になるとキャリー
信号CYを論理値“1"にする。キャリー信号CYはORゲート
104に入力される。
ORゲート104は２入力のORゲートであり、タイマ101の
オーバーフロー信号OVF1とカウンタ103のキャリー信号C
Yのいずれかが“1"であると、ウォッチドッグ・タイマ
出力信号WDTOを論理値“1"にする。
オーバーフロー信号OVF1とカウンタ103のキャリー信号C
Yのいずれかが“1"であると、ウォッチドッグ・タイマ
出力信号WDTOを論理値“1"にする。
次に本発明の動作を説明する。
タイマ101の動作は従来の技術と同じであり、ウォッ
チドッグ・タイマクリア信号WCLRを発生する命令をデコ
ードできなくなると、タイマ101はクリアされず、オー
バーフロー信号OVF1が論理値“1"になり、ORゲート204
の出力信号WDTOが論理値“1"になる。
チドッグ・タイマクリア信号WCLRを発生する命令をデコ
ードできなくなると、タイマ101はクリアされず、オー
バーフロー信号OVF1が論理値“1"になり、ORゲート204
の出力信号WDTOが論理値“1"になる。
カウンタ103は４ビットのカウンタで、タイマ102の周
期がT2であることから、T2の期間にウォッチドッグ・タ
イマクリア信号WCLRを発生する命令が16回以上デコード
されると、カウンタ103のキャリー信号CYが論理値“1"
となり、ウォッチドッグタイマ出力信号WDTOが論理値
“1"になる。これにより、ウォッチドッグ・タイマクリ
ア信号WCLRを発生する命令を含むループにプログラムが
デットロックした場合にも割込みを発生できる。
期がT2であることから、T2の期間にウォッチドッグ・タ
イマクリア信号WCLRを発生する命令が16回以上デコード
されると、カウンタ103のキャリー信号CYが論理値“1"
となり、ウォッチドッグタイマ出力信号WDTOが論理値
“1"になる。これにより、ウォッチドッグ・タイマクリ
ア信号WCLRを発生する命令を含むループにプログラムが
デットロックした場合にも割込みを発生できる。
本発明の第２の実施例について説明する。第２図は本
発明の第２の実施例のブロック図である。
発明の第２の実施例のブロック図である。
ウォッチドッグ・タイマはタイマ201,カウンタ203,OR
ゲート204,NORゲート205,ANDゲート206から構成され
る。
ゲート204,NORゲート205,ANDゲート206から構成され
る。
タイマ201は周期T1の８ビットのタイマであり、クロ
ック信号CLKの立上がりでインクリメントし、CPUからの
ウォッチドッグ・タイマクリア信号WCLRが論理値“1"に
なるとリセットされ、オーバーフローすると、オーバー
フロー信号OVFを論理値“1"にする。オーバーフロー信
号OVF1はORゲート204に入力され、タイマ201の出力の４
〜７ビットは4NORゲート205に入力される。
ック信号CLKの立上がりでインクリメントし、CPUからの
ウォッチドッグ・タイマクリア信号WCLRが論理値“1"に
なるとリセットされ、オーバーフローすると、オーバー
フロー信号OVFを論理値“1"にする。オーバーフロー信
号OVF1はORゲート204に入力され、タイマ201の出力の４
〜７ビットは4NORゲート205に入力される。
NORゲート205は４入力のNORゲートであり、タイマ201
のデータの４〜７ビットを入力し、タイマ201のデータ
の４〜７ビットがすべて論理値“0"のとき、出力を論理
値“1"にする。NORゲート205の出力はANDゲート206に入
力される。
のデータの４〜７ビットを入力し、タイマ201のデータ
の４〜７ビットがすべて論理値“0"のとき、出力を論理
値“1"にする。NORゲート205の出力はANDゲート206に入
力される。
ANDゲート206は２入力のANDゲートであり、ウォッチ
ドッグ・タイマクリア信号WCLRとNORゲート205の出力を
入力し、ウォッチドッグ・タイマクリア信号WCLRとNOR
ゲート205の出力がいずれも論理値“1"の時出力を論理
値“1"にする。ANDゲート203の出力はカウンタ203に入
力される。
ドッグ・タイマクリア信号WCLRとNORゲート205の出力を
入力し、ウォッチドッグ・タイマクリア信号WCLRとNOR
ゲート205の出力がいずれも論理値“1"の時出力を論理
値“1"にする。ANDゲート203の出力はカウンタ203に入
力される。
カウンター203は４ビットのカウンタで、タイマ201の
データの第４ビットが論理値“1"になるとリセットさ
れ、ANDゲート206の出力が論理値“1"のときインクリメ
ントし、値が16になるとキャリー信号CYを論理値“1"に
する。キャリー信号CYはORゲート204に入力される。
データの第４ビットが論理値“1"になるとリセットさ
れ、ANDゲート206の出力が論理値“1"のときインクリメ
ントし、値が16になるとキャリー信号CYを論理値“1"に
する。キャリー信号CYはORゲート204に入力される。
ORゲート204は２入力のORゲートであり、タイマ203の
オーバーフロー信号OVF1とカウンタ203のキャリー信号C
Yのいずれかが論理値“1"であると、ウォッチドッグ・
タイマ出力信号WDTOを“1"にする。
オーバーフロー信号OVF1とカウンタ203のキャリー信号C
Yのいずれかが論理値“1"であると、ウォッチドッグ・
タイマ出力信号WDTOを“1"にする。
次に本発明の動作を説明する。
タイマ201の動作は第１の実施例と同じであり、ウォ
ッチドッグ・タイマクリア信号WCLRを発生する命令をデ
コードできなくなると、タイマ201はクリアされず、オ
ーバーフロー信号OVF1が論理値“1"になり、ORゲート20
4の出力信号WDTOが論理値“1"になる。
ッチドッグ・タイマクリア信号WCLRを発生する命令をデ
コードできなくなると、タイマ201はクリアされず、オ
ーバーフロー信号OVF1が論理値“1"になり、ORゲート20
4の出力信号WDTOが論理値“1"になる。
カウンタ103がインクリメントするのはANDゲート206
が論理値“1"の時である。ANDゲート206の出力が論理値
“1"になるのはNORゲート205の出力が論理値“1"の期間
にウォッチドッグ・タイマクリア信号WCLRを発生する命
令がデコードされた場合であり、カウンタ203はタイマ2
01のデータが“0000000"から“00001111"の期間にウォ
ッチドッグ・タイマクリア信号WCLRを発生する命令をデ
コードした数をカウントし、16回以上であればキャリー
信号CYを論理値“1"にする。タイマ201のデータが“000
1000"になるとカウンタ203はクリアされる。
が論理値“1"の時である。ANDゲート206の出力が論理値
“1"になるのはNORゲート205の出力が論理値“1"の期間
にウォッチドッグ・タイマクリア信号WCLRを発生する命
令がデコードされた場合であり、カウンタ203はタイマ2
01のデータが“0000000"から“00001111"の期間にウォ
ッチドッグ・タイマクリア信号WCLRを発生する命令をデ
コードした数をカウントし、16回以上であればキャリー
信号CYを論理値“1"にする。タイマ201のデータが“000
1000"になるとカウンタ203はクリアされる。
本実施例はタイマを１つしか使用しないため回路を小
型にすることができる。
型にすることができる。
以上説明したように、本発明によりウォッチドッグ・
タイマクリア信号を発生する命令がデコードされない場
合だけでなく、ウォッチドッグ・タイマクリア命令をデ
コードし続けた場合にも割込みを発生することができる
ようになり、CPUの異常を早期に発見することができる
ことから安全なシステムの構築が可能となる。
タイマクリア信号を発生する命令がデコードされない場
合だけでなく、ウォッチドッグ・タイマクリア命令をデ
コードし続けた場合にも割込みを発生することができる
ようになり、CPUの異常を早期に発見することができる
ことから安全なシステムの構築が可能となる。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の技
術のブロック図である。 101,102,201,301……タイマ、103,203……カウンタ、10
4,204……ORゲート、205……NORゲート、206……ANDゲ
ート、CLK……クロック信号、WCLR……ウォッチドッグ
・タイマクリア信号、OVF,OVF1,OVF2……オーバーフロ
ー信号、CY……キャリー信号、WDTO……ウォッチドッグ
・タイマ出力信号。
本発明の第２の実施例のブロック図、第３図は従来の技
術のブロック図である。 101,102,201,301……タイマ、103,203……カウンタ、10
4,204……ORゲート、205……NORゲート、206……ANDゲ
ート、CLK……クロック信号、WCLR……ウォッチドッグ
・タイマクリア信号、OVF,OVF1,OVF2……オーバーフロ
ー信号、CY……キャリー信号、WDTO……ウォッチドッグ
・タイマ出力信号。
Claims (1)
- 【請求項１】所定のクリア信号によりクリアされ、所定
のクロックを計数し、所定時間経過するとオーバーフロ
ーする第１の計数手段と、所定期間の経過を検出する時
間経過検出手段と、前記時間経過検出手段が検出する所
定期間に前記第１の計数手段をクリアするクリア信号を
計数する第２の計数手段とを備え、前記第１の計数手段
のオーバーフローと前記第２の計数手段が所定の数だけ
計数したことを検出したことの論理和により異常検出信
号を発生するウォッチドッグ・タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131819A JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131819A JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425948A JPH0425948A (ja) | 1992-01-29 |
| JP2864663B2 true JP2864663B2 (ja) | 1999-03-03 |
Family
ID=15066844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131819A Expired - Lifetime JP2864663B2 (ja) | 1990-05-22 | 1990-05-22 | ウォッチドッグ・タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864663B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1277666B (de) * | 1966-01-18 | 1968-09-12 | Elbe Kamera Gmbh | Einrichtung zur elektromagnetischen Verschlusssteuerung |
| WO2008026283A1 (fr) * | 2006-08-31 | 2008-03-06 | Fujitsu Limited | Circuit de surveillance d'horloge, appareil de traitement d'informations et procédé de surveillance d'horloge |
| CN111309508B (zh) * | 2020-02-18 | 2023-06-13 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
-
1990
- 1990-05-22 JP JP2131819A patent/JP2864663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425948A (ja) | 1992-01-29 |
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