JP2867136B2

JP2867136B2 - Thin film transistor device

Info

Publication number: JP2867136B2
Application number: JP62239645A
Authority: JP
Inventors: 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-09-24
Filing date: 1987-09-24
Publication date: 1999-03-08
Anticipated expiration: 2014-03-08
Also published as: JPS6481366A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜トランジスタ（TFT）の製造方法に関す
る。〔従来の技術〕多結晶シリコン（Poly−Si）を素子材としたTFTは、
非晶質シリコン（α−Si）を素子材としたTFTと比べ
て、易動度が１〜２ケタ程度高く、ON電流が高くとれる
為、液晶表示装置，固体撮像装置等の走査回路（シフト
レジスタ）としての応用が進んでいる。（IEEE Trans
Electron Devices,ED−32,No.8,P.1546（1985））近年、液晶表示装置，固体撮像装置（例えば、一次元
の密着型イメージセンサ）共、大型化，高解度化の要望
が高まり、走査回路の高速化をはかる必要が生じてい
る。そこで、Poly−Si膜のグレインバウンダリー（結晶
粒界）に存在する欠陥を水素プラズマ処理，水素イオン
インプラ等の方法で、水素化することで、易動度を向上
させる試みが成されている。〔発明が解決しようとする問題点〕しかし、Poly−Si TFTを水素プラズマ，水素イオン
インプラ等で水素化した場合、ウーハー端近傍のしか
も、Poly−Si層102のパターンが連続的につながったPol
y−Si TFTの特性が異常となる現象が明らかとなった。〔問題点を解決するための手段〕本発明は、基板上に複数の同一導電型の腹膜トランジ
スタが形成され、前記同一導電型の薄膜トランジスタの
ソース又はドレイン領域の一方が電源ラインに接続され
てなる薄膜トランジスタ装置において、前記複数の同一
導電型の薄膜トランジスタは水素化処理された多結晶シ
リコン層からなり、前記基板の周辺に配置された薄膜ト
ランジスタの各々は島状に分離形成されてなり、前記同
一導電型の薄膜トランジスタのソース又はドレイン領域
の一方又は他方同士を接続するための接続配線が前記多
結晶シリコン層とは別部材により形成されてなることを
特徴とする。〔実施例〕第１図に本発明の実施例における薄膜トランジスタの
製造工程図の一例を示す。第１図において、（ａ）は絶縁基板101上にPoly−Si
層102を形成し、各TFTを島条に分離する様にパターン形
成する工程、（ｂ）はゲート絶縁膜103,ゲート電極104,
ソース・ドレイン領域105,層間絶縁膜106を形成する工
程、（ｃ）は水素プラズマ処理，水素イオンイプラ等の
方法で、Poly−Si層102′を水素化する工程、（ｄ）は
該層間絶縁膜106にコンタクト穴107を開け、配線パター
ン108を形成する工程である。第２図は、本発明の薄膜トランジスタ走査回路の平面
図の一部を示す。走査回路はCMOS構造のシフトレジスタ
で、インバータ及びクロックトインバータ等で構成され
ている。第２図は、クロックトインバータ部の一部の平
面図の一例を示してある。第２図において、201はV_DDライン、202はV_SSライン、
203はＰチャンネルTFT、204はＮチャンネルTFT、205は
ゲート電極、206はコンタクト穴、207（図の斜線部）
は、各TFTごとに分離されたPoly−Si層のパターンを、2
08は配線パターン（V_DD,V_SSと同一材料）を示す。第３図に、薄膜トランジスタ回路を構成するTFTの特
性図を示す。第３図において、301は、本発明に基づく、Poly−Si
層を島状に分離したTFTより成るシフトレジスタ内部のT
FTの特性を示す。又、302は第４図に示す様に、Poly−S
i層が帯状につながっている場合のシフトレジスタ内部
のTFTの特性を示す。尚、第３図は、ＮチャンネルTFTの
特性を示してあり、縦軸は、ソース（Ｓ）−ドレイン
（Ｄ）間の電流I_DSを、横軸は、ソース（Ｓ）−ゲート
（Ｇ）間に印加する電圧V_GSを示す。測定は、ソース
（Ｓ）−ドレイン間の電圧V_DS＝5Vで行った。又、測定
したTFTは、301,302共基板（ウエーハー）端からの距離
が9mmの場所（最も端）のTFTを測定した。第４図は、第３図302にその特性を示した従来型の薄
膜トランジスタ走査回路の平面図の一部を示す。401はV
_DDライン、402はV_SSライン、403はＰチャンネルTFT、40
4はＮチャンネルTFT、405はゲート電極、406はコンタク
ト穴、407（図の斜線部）は帯状につながったPoly−Si
層を、408は配線パターン（V_DD,V_SSラインと同一材料）
を示す。第３図より、シリコン層をTFTごとに分離することに
より、水素プラズマ処理，水素イオンインプラ等の水素
化を行なう工程でのダメージ（TFTのVth（スレッショー
ルド電圧）のシフト等）が無くなり、高性能なTFT走査
回路を再現性よく作製できる様になった。第５図は、第４図に示したPoly−Si層が帯状につなが
った薄膜トランジスタ走査回路を構成するTFTの特性図
で、基（ウエーハー）端からの距離が違なるTFTについ
て調べたものである。第５図において、501は、基板端
から9mmの場所にあるTFTの特性を、502は基板端から14m
mのTFTを、又、503は基板端から20mmのTFTを特性に示
す。第５図より、Poly−Siが帯状につながったTFTで
は、基板端に基づく程、ダメージが大きくなる傾向があ
り、ある程度基板端から離れると、ほとんどダメージを
受けないことがわかる。一方、第３図に示した様に、Po
ly−Si層を分離した場合は、基板端近くでもダメージを
受けないことから、ウエーハー端に近い部分の、つまり
基板の周辺部分のTFTを第２図に示す様に分離すること
が特に有効であることがわかる。又、前記実施例では各TFTをそれぞれ分離する例を示
したが、この他にも、数個のTFTを１つのPoly−Siの島
上に形成し、数個ごとにTFT群を分離して形成する方法
もTFTが受けるダメージの低減に効果があり、各TFTをそ
れぞれ分離した場合と比べて、TFTのパターン寸法を小
さくできるメリットがある。さらに、TFTを分離して形
成する方法は水素プラズマ，水素イオンインプラ等のダ
メージの他にも、ドライエッチング等のダメージに対し
てもその低減に有効である。〔発明の効果〕以上述べた様に、本発明によれば、水素化を行なう工
程でTFTが受けるダメージを大巾に低減でき、高性能な
走査回路を再現性良く作製できる様になった。これは、
大型で高解像度の固体撮像装置，液晶表示装置等の実現
にとって極めて有効な手段となる。尚、本発明は、走査
回路に限らずPoly−Si TFTにより構成された回路、例
えば、ロジック回路，増巾回路，メモリ回路等巾広く応
用することができる。The present invention relates to a method for manufacturing a thin film transistor (TFT). [Prior art] TFTs using polycrystalline silicon (Poly-Si) as an element material
Compared to TFTs using amorphous silicon (α-Si) as the element material, the mobility is about one to two digits higher and the ON current can be increased, so that scanning circuits (shifts) for liquid crystal display devices, solid-state imaging devices, etc. The application as a register is progressing. (IEEE Trans
Electron Devices, ED-32, No.8, P.1546 (1985)) In recent years, both liquid crystal display devices and solid-state imaging devices (for example, one-dimensional contact type image sensors) have been requested to be larger and have higher resolution. As a result, it is necessary to increase the speed of the scanning circuit. Therefore, attempts have been made to improve the mobility by hydrogenating defects existing in the grain boundaries (crystal grain boundaries) of the Poly-Si film by a method such as hydrogen plasma treatment or hydrogen ion implantation. . [Problems to be Solved by the Invention] However, when the Poly-Si TFT is hydrogenated by hydrogen plasma, hydrogen ion implantation or the like, the Pol near the woofer end and the pattern of the Poly-Si layer 102 are continuously connected.
The phenomenon that the characteristics of the y-Si TFT became abnormal became clear. [Means for Solving the Problems] According to the present invention, a plurality of the same conductivity type peritoneal transistors are formed on a substrate, and one of the source or drain regions of the same conductivity type thin film transistor is connected to a power supply line. In the thin film transistor device, the plurality of thin film transistors of the same conductivity type are made of a hydrogenated polycrystalline silicon layer, and each of the thin film transistors arranged around the substrate is formed separately in an island shape. A connection wiring for connecting one or the other of the source and drain regions of the thin film transistor is formed of a member different from the polycrystalline silicon layer. Embodiment FIG. 1 shows an example of a manufacturing process of a thin film transistor according to an embodiment of the present invention. In FIG. 1, (a) shows Poly-Si on an insulating substrate 101.
A step of forming a layer 102 and patterning each TFT so as to separate the TFT into islands, and (b) shows a step of forming a gate insulating film 103, a gate electrode 104,
A step of forming a source / drain region 105 and an interlayer insulating film 106, (c) a step of hydrogenating the Poly-Si layer 102 'by a method such as hydrogen plasma treatment or hydrogen ion implantation, and (d) a step of hydrogenating the poly-Si layer 102'. In this step, a contact hole 107 is opened in 106, and a wiring pattern 108 is formed. FIG. 2 shows a part of a plan view of the thin film transistor scanning circuit of the present invention. The scanning circuit is a shift register having a CMOS structure and includes an inverter, a clocked inverter, and the like. FIG. 2 shows an example of a plan view of a part of the clocked inverter unit. In FIG. 2, 201 is a _VDD line, 202 is a _VSS line,
203 is a P-channel TFT, 204 is an N-channel TFT, 205 is a gate electrode, 206 is a contact hole, 207 (hatched portion in the figure)
Indicates the pattern of the Poly-Si layer separated for each TFT by 2
08 indicates a wiring pattern (the same material as V _DD and V _SS ). FIG. 3 shows a characteristic diagram of the TFT constituting the thin film transistor circuit. In FIG. 3, reference numeral 301 denotes a Poly-Si based on the present invention.
T inside shift register consisting of TFTs with layers separated into islands
This shows the characteristics of FT. Further, 302 is a Poly-S as shown in FIG.
13 shows TFT characteristics inside a shift register when the i-layers are connected in a strip shape. FIG. 3 shows the characteristics of the N-channel TFT. The vertical axis represents the current I _DS between the source (S) and the drain (D), and the horizontal axis represents the source (S) -gate (G). Indicates the voltage V _GS applied between them. The measurement was performed at a voltage V _DS = 5 V between the source (S) and the drain. The measured TFTs were measured at a location (the extreme end) where the distance from the edge of the substrate (wafer) was 9 mm for both 301 and 302. FIG. 4 shows a part of a plan view of a conventional thin film transistor scanning circuit whose characteristics are shown in FIG. 401 is V
_DD line, 402 is _VSS line, 403 is P channel TFT, 40
4 is an N-channel TFT, 405 is a gate electrode, 406 is a contact hole, and 407 (shaded area in the figure) is a poly-Si connected in a belt shape.
Layer, 408 is the wiring pattern (the same material as the V _DD and V _SS lines)
Is shown. From FIG. 3, by separating the silicon layer for each TFT, damage (such as a shift in Vth (threshold voltage) of the TFT) in the steps of hydrogen plasma treatment and hydrogenation such as hydrogen ion implantation is eliminated. High-performance TFT scanning circuits can be manufactured with good reproducibility. FIG. 5 is a characteristic diagram of a TFT constituting a thin film transistor scanning circuit in which the Poly-Si layers shown in FIG. 4 are connected in a strip shape, and the TFTs having different distances from the base (wafer) end are examined. . In FIG. 5, reference numeral 501 denotes a TFT characteristic at a position 9 mm from the edge of the substrate, and 502 denotes a characteristic of 14 m from the edge of the substrate.
The characteristic of a TFT of m is 503, and a TFT of 503 is 20 mm from the edge of the substrate. From FIG. 5, it can be seen that in the TFT in which the Poly-Si is connected in a strip shape, the damage tends to increase as the distance from the substrate edge increases, and that the TFT is hardly damaged when the TFT is separated from the substrate edge to some extent. On the other hand, as shown in FIG.
When the ly-Si layer is separated, it is particularly effective to separate the TFT near the wafer edge, that is, at the peripheral portion of the substrate as shown in FIG. You can see that there is. In the above-described embodiment, an example is shown in which each TFT is separated, but in addition to this, several TFTs are formed on one Poly-Si island, and a TFT group is formed by separating every several TFTs. This method is also effective in reducing the damage to the TFT, and has an advantage that the pattern size of the TFT can be reduced as compared with the case where each TFT is separated. Further, the method of forming the TFT by separating it is effective for reducing damages such as dry etching in addition to damages such as hydrogen plasma and hydrogen ion implantation. [Effects of the Invention] As described above, according to the present invention, it is possible to greatly reduce the damage to the TFT in the hydrogenation step, and to manufacture a high-performance scanning circuit with good reproducibility. this is,
This is an extremely effective means for realizing a large-sized, high-resolution solid-state imaging device, liquid crystal display device, or the like. The present invention is not limited to a scanning circuit but can be widely applied to a circuit constituted by a poly-Si TFT, for example, a logic circuit, an amplification circuit, a memory circuit, and the like.

【図面の簡単な説明】第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタの製
造工程図の一例である。第２図は本発明の薄膜トランジスタ走査回路の平面図の
一部である。第３図は薄膜トランジスタ走査回路を構成するTFTの特
性図である。第４図は従来型の薄膜トランジスタ走査回路の平面図の
一部である。第５図は第４図に示した薄膜トランジスタ走査回路を構
成するTFTの特性図である。 101……絶縁基板 102……Poly−Si 103……ゲート絶縁膜 104……ゲート電極 105……ソース・ドレイン領域 106……層間絶縁膜 108……配線パターン 201,401……V_DDライン 202,402……V_SSライン 203,403……ＰチャンネルTFT 204,404……ＮチャンネルTFT 205,405……ゲート電極 206,406……コンタクト穴 207……分離されたPoly−Si層 407……帯状につながったPoly−Si層 208,408……配線パターンBRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) to 1 (d) show an example of a manufacturing process of a thin film transistor of the present invention. FIG. 2 is a part of a plan view of the thin film transistor scanning circuit of the present invention. FIG. 3 is a characteristic diagram of a TFT constituting the thin film transistor scanning circuit. FIG. 4 is a part of a plan view of a conventional thin film transistor scanning circuit. FIG. 5 is a characteristic diagram of a TFT constituting the thin film transistor scanning circuit shown in FIG. 101 insulating substrate 102 Poly-Si 103 gate insulating film 104 gate electrode 105 source / drain region 106 interlayer insulating film 108 wiring patterns 201 and 401 V _DD lines 202 and 402 V _SS lines 203, 403 P-channel TFTs 204, 404 N-channel TFTs 205, 405 Gate electrodes 206, 406 Contact holes 207 Separated Poly-Si layers 407 Band-like connected Poly-Si layers 208, 408 Wiring pattern

Claims

(57) [Claims] In a thin film transistor device in which a plurality of thin film transistors of the same conductivity type are formed on a substrate, and one of a source region and a drain region of the thin film transistor of the same conductivity type is connected to a power supply line, the plurality of thin film transistors of the same conductivity type are hydrogenated. Each of the thin film transistors arranged on the periphery of the substrate is formed in an island shape and is formed of a processed polycrystalline silicon layer, and connects one or the other of the source or drain regions of the thin film transistors of the same conductivity type. A thin film transistor device, wherein a connection wiring for forming the same is formed by a member different from the polycrystalline silicon layer.