JP2868159B2

JP2868159B2 - スタティック・ワード線冗長メモリ・デバイス

Info

Publication number: JP2868159B2
Application number: JP9500101A
Authority: JP
Inventors: ヴェンデル、デイーター; ピレ、ユルゲン; ビュートナー、シュテファン; ヴェルニッケ、フリードリヒ、クリスチャン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-07
Filing date: 1995-06-07
Publication date: 1999-03-10
Anticipated expiration: 2014-03-10
Also published as: JPH10500527A

Description

【発明の詳細な説明】本発明は、アクセス時間上の不利益なしにワード線冗
長を実施するメモリ・デバイスおよび方法に関する。

メモリ・アレイの歩留まりを高めるためにワード線冗
長を応用することは、半導体業界全体で受け入れられて
いることである。魅力的なものにするには、チップ・パ
フォーマンス（たとえば、アクセス時間）、必要電力、
サイズに重大な影響を及ぼさずにワード線冗長を行う必
要がある。これまで数多くの手法が提案され、その成功
の度合いは様々である。たとえば、次の通りである。

1982年12月21日にタケマエに対して発行された米国特
許第4365319号では、２種類のデコーダおよびドライ
バ、すなわち、着信アドレスが欠陥アドレスであるかど
うかを判定するためのPROMデコーダ、冗長アレイを駆動
するための冗長ドライバ、メイン・メモリ・セル・マト
リックスを駆動するための行アドレス・デコーダおよび
ドライバを使用することによって、冗長を実施してい
る。上記特許に教示の第１の実施例（第１図）は、スイ
ッチ７によってアクセス時間上の不利益が発生し、大電
流を処理するためにスイッチが大きくなければならない
ので半導体空間上の不利益も発生する。第２の実施例
（第２図〜第４図）では、複数のANDゲートD₀〜D₆₃が大
きいスイッチ７（第１図）に取って代わっているが、こ
れはそれほどの改善になっていない。というのは、メモ
リ・デバイスには、依然としてアクセス時間（たとえ
ば、ANDゲート）上の不利益があり、ANDゲートD₀〜D₆₃
からなる集合面積が依然として大きいので半導体空間上
の不利益もあるからである。第３の実施例（第５図〜第
10図）には、デコーダおよびドライバ９および10の活動
化をそれぞれ制御するためにANDゲートD₉₁〜D₉₄（第６
図）とANDゲートD₀〜D₃（第8A図）を取り入れたことに
よって発生するANDゲート遅延によるアクセス時間上の
不利益がある。

1973年８月14日にスミラス（Sumilas）他に対して発
行された米国特許第3753244号では、欠陥アドレス・ス
トアおよび比較器回路とともにメモリ・チップ上に複数
のメモリ・セルからなる余分な線をおき、欠陥セル線を
使用禁止にし、それを余分なセル線で置き換えることに
よって、冗長を実施している。

Intel 2164A 64K DRAMは、それが使用中の通常の
ワード線が冗長ワード線かにかかわらず、アクセス時間
が同じになるメモリ・デバイスを代表するものである
が、この製品は、冗長修理を見込むようにチップ・タイ
ミングがセットアップされているので、ワード線冗長で
修理したかどうかにかかわらず、必ずアクセス時間上の
不利益の影響を受ける。より具体的には、冗長ワード・
デコーダが着信アドレスとの一致を感知した後、障害の
あるワード線のワード・デコーダの選択解除を行う必要
性があるために、チップ・パフォーマンスが低速化す
る。一致が感知されると、選択解除ジェネレータが発動
され、通常のワード・デコーダからなる行全体の選択解
除を行う。障害のあるワード線ワード・デコーダの選択
解除が行われた後、ワード線ドライブは使用可能にな
る。2164Aに関する詳細については、Intel Application
Description AP−131（pp.14−16）と、「An Analysis
of the i2164A」（Mosaid Incorporated、p.5、41−5
2、1982年４月）を参照されたい。さらに、IBMには、同
様の手法を利用した72k DRAMがあることにも留意された
い。

ベル研究所の64K DRAM（R.T.スミス（Smith）、J.D.
チリパラ（Chilipala）、J.F.M.ビンデルス（Bindel
s）、R.G.ネルソン（Nelson）、F.H.フィッシャー（Fis
cher）、T.F.マンツ（Mantz）の論文（Laser Programma
ble Redundancy and Yield Improvement in a 64K DRA
M」（IEEE Journal of Solid−State Circuits、 Vol.S
C−16、No.5、pp.506−514、1981年10月）および265K
DRAM（C.A.ベネヴィット（Benevit）、J.M.カサード（C
assard）K.J.ディムラー（Dimmler）、A.C.ダンブリ（D
umbri）、M.G.マウンド（Mound）、F.J.プロチク（Proc
yk）、W.R.ローゼンツヴァイク（Rosenzweig）、A.W.ヤ
ノフ（Yanof）の論文「A 256k Dynamic Random Access
Memory」（IEEE Journal of Solid−State−Circuits、
Vol.SC−17、No.5、pp.857−816、1982年10月）では、
ワード線ピッチ上でレーザヒューズ冗長を使用すること
によって、アクセス時間上の影響のないワード線冗長を
実施している。ワード線内のプログラム可能リンクを切
断することによって欠陥ワード線を永続的に切断するの
で、アクセス時間上の不利益は一切発生しない。現在お
よび今後の高密度メモリ製品の設計規則が厳しくなれば
なるほど、ワード線ピッチが縮小されるので、この冗長
方法は不利である。その結果、現在のレーザ・プログラ
ミング・システムから得られるものを上回るレーザ・ス
ポット・サイズおよびレーザ・ビーム位置の正確さが要
求されることになる。したがって、レーザヒューズ冗長
は、現行レベルのレーザ技術ではワード線ピッチの拡大
の必要性のためにオフ・ワード線ピッチ方法またはメモ
リ・チップ・サイズの拡大が必要になるという点で不利
である。

IBMの32K DRAM（B.F.フィッツジェラルド（Fitzgeral
d）およびE.P.トーマ（Thoma）の論文「Circuit Implem
entation of Fusible Redundant Addresses on RAMs fo
r Producivity Enhancement」（IBM Journal of Resear
ch and Development、Vol.24、No.3、pp.291−295、198
0年５月）では、冗長ワード線用の個別センス・アンプ
列を追加することによって、アクセス時間上の不利益の
ないワード線冗長を実施している。冗長ワード線と欠陥
ワード線は平行して動作し、感知動作中に町長センス・
アンプ対通常センス・アンプの選択が行われるので、ア
クセス上の不利益が一切発生しない。この手法は、冗長
ワード線に沿った各ビット線ごとに追加のラッチが必要
になるのでチップ・サイズが大幅に拡大されるという点
で不利である。

同様に、R.P.センカー（Cenker）、D.G.クレモンス
（Clemons）、W.R.ヒューバー（Huber）,J.B.ペトリッ
ツィ（Petrizzi）、F.J.プロチク（Procyk）、G.M.トラ
ウト（Trout）の論文「A Fault−Tolerant 64K Dynamic
Random Access Memory″」IEEE Transactions on Elec
tron Devices Vol.ED−26、No.6、1979年６月）では、
アクセス時間上の不利益は一切ないが、各冗長および非
冗長デコーダ内にディスエーブル用ヒューズを配置する
必要があり、したがって、必要なチップ面積を大幅に拡
大するワード冗長技法を教示している。

B.F.フィッツジェラルドおよびD.W.ケメラー（Kemere
r）の論文「Memory System With High−Perfomance Wor
d Redun dancy」（IBMテクニカル・ディスクロージャ・
ブルテン、Vol.19、No.5、1976年10月）には、独立アレ
イ内の通常行と冗長行の両方にアクセスすることによ
る、アクセス上の不利益にないワード冗長の実施態様が
記載されている。良好データの選択は、データ・アウト
・バッファで行われている。

EP−Ａ−０ 336 101により、ワード線冗長を実施す
るための半導体メモリ・デバイスおよび方法が知られて
いる。冗長ワード・デコーダは、着信アドレス信号を欠
陥アドレスのリストと比較し、その比較に応答して、少
なくとも１つの比較信号を生成し、少なくとも１つの冗
長ワード線に沿った冗長ドライバ信号の伝播を制御す
る。メイン・トリガは、比較信号を受け取り、それに応
答して、メイン・ワード線ドライバの発動を起動し、メ
イン・ドライバ信号を生成する。メイン・ワード線ドラ
イバと冗長ワード・デコーダは、所与の比較信号の場合
にメイン・ドライバ信号と冗長ドライバ信号の一方だけ
がメモり・アレイに印加されるように、比較信号の相反
する状態に応答する。

EP−Ａ−０ 029 322により、冗長メモリ・セル・ア
レイがメイン・メモリ・セル・マトリックスと統合され
た半導体デバイスが知られている。２種類のデコーダお
よびドライバによって、１つのメモリ・セル・アレイが
選択される。冗長メモリ・セル・アレイがデコーダによ
って選択されると、デコーダは１種類のデコーダおよび
ドライバを直接使用禁止にし、その結果、もう一方のデ
コーダおよびドライバも使用禁止になる。

冗長メモリ・セル・アレイがメイン・メモリ・セル・
マトリックスと統合された半導体メモリ・デバイスにつ
いては、米国特許第4392211号に開示されている。メイ
ン・メモリ・セル・マトリックスのメモリ・セルは第１
および第３のデコーダによって選択され、冗長メモリ・
セル・アレイのメモリ・セルは第２および第３のデコー
ダによって選択される。冗長メモリ・セル・アレイが第
２のデコーダによって選択されると、第１のデコーダへ
のクロック信号の伝送は切替え回路によって停止され
る。

上記の手法は半導体製造記述の重要な進歩を表すもの
であるが、ワード線冗長を提供可能な改善されたメモリ
・デバイスおよび手法の必要性が依然として存在する。
したがって、本発明の目的は、ワード線冗長を実施する
ための改良されたメモリ・デバイスおよび方法を提供す
ることにある。

本発明の目的は、請求の範囲に記載された特徴によっ
て解決される。

本発明のメモリ・デバイスは、１組のワード・デコー
ダと１組のワード線ドライバとを含む。ワード線ドライ
バの数は、ワード・デコーダの数より多い。これは、各
ワード線ドライバが別のワード線に接続されているの
で、物理的な実アドレス空間がアドレス可能なアドレス
空間より大きいことを意味する。１つまたは複数のワー
ド線に欠陥がある場合、欠陥ワード線に属すワード線ド
ライバを含まないワード線ドライバのサブセットが選択
される。この１組のワード線ドライバは、いずれのワー
ド線にも欠陥がないときに使用する通常の１組のワード
線ドライバとは異なる。

メモリ・デバイスは、欠陥ワード線を示す情報を格納
するための記憶手段をさらに含む。これは、「ヒューズ
・アドレス」によって実現することができる。メモリ・
デバイスがそれに印加された電源電圧を保有している
と、欠陥ワード線を示す情報に応じて、このようなサブ
セットのワード線ドライバが論理手段によって選択され
る、論理手段によって選択されたサブセットは、その１
組のワード・デコーダに永続的に割り当てられる。さら
に、論理手段はワード・デコーダとワード線ドライバと
の間のスイッチを制御し、論理手段によって選択された
サブセットのワード線ドライバをその１組のワード・デ
コーダに接続する。それにより、選択されたサブセット
のワード線ドライバのうち各ワード線ドライバーがワー
ド・デコーダのうちの特定の１つに永続的に接続され
る。

ワード線ドライバの選択と接続は、メモリ・デバイス
がたとえばデータの読み書きのために使用される前にす
でに行われる。ワード線ドライバの永続的接続が確立す
ると、ワード線ドライバとワード・デコーダとの接続が
静的なものなので、ワード線冗長を実施するためにさら
に追加のステップを行う必要はない。このため、メモリ
・デバイスが実際にデータの読み書きに使用されている
ときは、さらにデコード動作または切替え動作を行う必
要はない。

原則として、本発明では冗長ワード線の数は制限され
ない。たとえば、冗長ワード線が１つだけの場合、これ
により、１つの追加スイッチも必要になる。したがっ
て、各ワード線ドライバがスイッチを１つずつ必要とす
るので、ワード・デコーダの数がｎ個である場合、ｎ＋
１個のワード線からなるｎ＋１のワード線ドライバとｎ
＋１個のスイッチが必要になる。

ここで検討する例の論理手段は、それぞれのスイッチ
について３通りの制御状態を生成する必要がある。すな
わち、第１の制御状態は、対応するスイッチを、欠陥ワ
ード線が全くないときにもそのスイッチが接続されるそ
の「通常」ワード・デコーダに接続する必要があること
を示す。

第２の制御状態は、そのワード線ドライバが欠陥ワー
ド線に属し、別のワード線ドライバに置き換えるべきな
ので、対応するスイッチによってその関連ワード線ドラ
イバをワード・デコーダから切断する必要があることを
示す。それにより、欠陥ワード線に属すワード線ドライ
バは使用禁止になる。これは、ワード線ドライバを接地
することによって実施することができる。

論理手段の第３の状態は、対応するスイッチによっ
て、欠陥ワード線が全くないときにワード線ドライバが
接続される「通常」ワード・デコーダにそのワード線ド
ライバを接続する必要がないことを示す。この場合、ワ
ード線ドライバは、第１の制御状態になっているスイッ
チを介してまだワード線ドライバに接続されていない別
のワード・デコーダに接続される。たとえば、これは、
欠陥ワード線が全くないときにワード線ドライバが接続
される「通常」ワード・デコーダより先行するワード・
デコーダにすることができる。この動作原理は、２つま
たはそれ以上の冗長ワード線の場合にも同様に実現する
ことができる。

ワード線冗長を実施しても永続的な不利益が一切発生
しないので、本発明によるメモリ・デバイスを取り入れ
たコンピュータ・システムでは、先行技術に比べ、動作
速度が改善されることを特徴とする。さらに、本発明
は、本発明の原理を実現する場合に比較的少数の電子構
成要素しか必要とせず、その結果、チップ上の空間を余
り必要としないという点で有利である。

本発明を実施する方法について、以下の図面に関連し
て詳しく後述する。

第１図は、スイッチによるワード・デコーダとワード
線ドライバとの接続を示す概略図である。

第２図は、複数の論理ブロックを含む論理手段の実現
を示す概略図である。

第３図は、論理ブロックの１つの実現をより詳細に示
す回路図である。

第４図は、論理ブロックに取り入れられたデコーダの
実現をより詳細に示す図である。

第５図は、スイッチの１つの実現を示す回路図であ
る。

第１図に示されているように、１組のワード・デコー
ダ１は、複数のスイッチ３により１組のワード線ドライ
バ２のサブセットに接続されている。ここで検討する例
の１組のワード・デコーダは、ワード・デコーダW₀、
W₁、W₂、・・・、W_m-1、W_m、W_m+1、・・・、W_n-1、W_nを
含む。１組のワード線ドライバ２は、ワード線ドライバ
WL₀、WL₁、WL₂、・・・、WL_m-1、WL_m、WL_m+1、・・・WL
_n-1、WL_n、WL_n+1を含む。１組のワード線ドライバ２の
うちのそれぞれのワード線ドライバWLは、１つのワード
線に接続されている。このワード線は図には示していな
い。ワード線ドライバWLの数はワード・デコーダの数よ
り多いので、物理的にアドレスされた空間はアドレス可
能なアドレス空間より大きい。ここで検討するケースで
は、ワード・デコーダよりワード線ドライバの方が１つ
多くなっている。

各ワード線ドライバWLには、複数のスイッチ３のうち
の１つが関連付けられている。複数のスイッチ３のうち
のスイッチS₀はWL₀に接続され、S₁はWL₁に、S₂はWL
₂に、・・・、S_m-1はWL_m-1に、SmはWL_mに、S_m+1はWL_m+1
に、・・・、S_n-1はWL_n-1に、SnはWL_nに、S_n+1はWL_N+1
に、それぞれ接続されている。スイッチＳの数はワード
線ドライバWLの数と等しい。

ここで検討する例では、ワード線WL_mに欠陥があると
想定する。その結果、ワード線ドライバWL_mのスイッチS
_mはワード線WL_mをアースに接続し、あるいは他のワード
によって、スイッチSmは欠陥のあるワード線ドライバWL
_mを１組のワード・デコーダ１から切断し、その結果、
ワード線ドライバWL_mを使用禁止にする。

この状況は、欠陥ワード線ドライバが全くない通常の
状況とは異なる。通常のケースでは、１組のワード・デ
コーダ１のうちの各ワード・デコーダは、１組のワード
線ドライバ２のうちの事前定義された第１のサブセット
のワード線ドライバに接続されている。この例では、通
常のケースのために事前定義された第１のサブセットの
ワード線ドライバは、１組のワード線ドライバWL₀、W
L₁、WL₂、・・・、WL_n-1、WL_nである。このため、通常
の動作モードでは、ワード・デコーダW₀はワード線ドラ
イバWL₀に接続され、W₁はWL₁に、W₂はWL₂に、・・・、W
_m-1はWL_m-1に、W_mはWL_mに、W_m+1はWL_m+1に、・・・W_n-1
はWL_n-1に、W_nはWL_nに、それぞれ接続される。ワード線
ドライバWL_n+1は、そのスイッチS_n+1によってアースに
接続され、その結果、使用禁止になる。

第１図に示した状況は、通常の状況とは異なり、欠陥
ワード線が存在する欠陥状況を示す。第１図に示したケ
ースではワード線ドライバの１つ、この例ではWL_mに欠
陥があるので、アドレス可能なアドレス済み空間を物理
的なアドレス空間に関して通常の状況とは異なる分布に
する必要がある。これは、１組のワード・デコーダ１の
全てのデコーダを１組のワード線ドライバ２のうちの第
２のサブセットのワード線ドライバに接続することによ
って実行される。第２のサブセットは、欠陥ワード線ド
ライバWL_mを除く、１組のワード線ドライバ２全体から
構成される。

ワード・デコーダW₀〜W_m-1は、欠陥ワード線ドライバ
が全くない通常の状況と同様に、それぞれのワード線ド
ライバWL₀〜WL_m-1に接続されている。これに対して、ワ
ード・デコーダW_m〜W_nは、ワード線ドライバWL_m+1〜WL
_n+1に接続されている。これは、ワード線WL_mに欠陥があ
り、このワード線がスイッチS_mによって使用禁止になっ
ているからである。ワード線ドライバWL_n+1はもはや使
用禁止にはならないが、スイッチS_n+1によってワード・
デコーダW_nに接続される。これにより、欠陥ワード線ド
ライバWL_mの機能性が置き換えられる。

第１図に示すメモリ・デバイスは、スイッチS₀〜S_n+1
のそれぞれを制御するために複数のスイッチ３に接続さ
れた論理手段４をさらに含む。制御論理手段４は記憶装
置５に接続されている。欠陥ワード線がある場合、記憶
装置５は欠陥ワード線のアドレスと、そこに格納された
対応するワード線ドライバのアドレスを有する。ここで
検討する例では、ワード線ｍのアドレスAmとその結果の
ワード線ドライバWL_mのアドレスが記憶装置５に格納さ
れている。記憶装置５は、メモリ・デバイスのテスト後
にプログラミングされる複数のヒューズによって実現す
ることができる。

第２図は、制御論理手段４の１つの実現例の概要を示
している。制御論理手段４は、複数のアドレス空間分布
論理ブロック５、６、７、・・・を含む。複数のスイッ
チ３のうちの各スイッチＳごとに、このようなアドレス
空間分布論理ブロック（ASDL）が１つずつ存在する。論
理ブロック５（ASDL0）はスイッチS0に属し、論理ブロ
ック６（ASDL1）はS1に属し、論理ブロック７（ASDL2）
はS2に属す。スイッチS3〜Sn＋１にそれぞれ属す、その
他の論理ブロックASDL3〜ASDLn＋１は、第２図には示し
ていない。それぞれの論理ブロックは、アドレスA_mの入
力のために記憶装置５に接続された入力FUSADRを備えて
いる。さらに、各論理ブロックはデコーダ８を備えてい
る。アドレスA_mが、論理ブロックが属すスイッチのワー
ド線ドライバが一致するワード線のアドレスに対応する
場合、デコーダ８は信号を出す。この結果、論理ブロッ
ク当たり２つの出力信号S0およびS1が発生する。スイッ
チS0は、その論理ブロック５（ASDL0）の出力信号S0_0
およびS1_0によって制御される。同様に、スイッチS1お
よびS2は、出力信号S0_1、S1_1、およびS0_2D、S1_2に
よってそれぞれ制御される。その他の出力信号S0_3〜S0
_n＋１、S1_3〜S1_N＋１は、第２図には示していない。

信号S0_xが論理１に等しく、信号S1−ｘが論理０に等
しい場合、対応するワード線ドライバWL_xをスイッチS_x
によって通常のワード・デコーダW_xに接続する必要があ
ることを意味する。信号S0_xとS1_xがともに論理０に等
しい場合、スイッチS_xは、ワード線ドライバWL_xを使用
禁止にするように制御される。信号S0_xが論理０に等し
く、信号S1_xが論理１に等しい場合、スイッチS_xは、ワ
ード線ドライバWL_xをワード・デコーダW_x-1に接続する
ように制御される。

論理ブロック５には、さらにもう１つの入力信号FUSE
_ENBが印加される。この入力信号FUSE_ENBは、欠陥ワー
ド線がある場合に論理１になる。これとは反対の場合、
FUSE_ENBは論理０になる。FUSE_ENBが論理０である場
合、この信号はANDゲート９を通過し、次の論理ブロッ
ク６の対応する入力S0INに達する。その結果、入力信号
FUSE_ENBはすべての論理ブロックを取って伝播する。

一例として、第３図は、論理ブロックの１つ、すなわ
ち、論理ブロック５をより詳細に示す。ただし、すべて
の論理ブロックの回路図は同一であることに留意された
い。

論理ブロック５は、デコーダ８と、ANDゲート９と、
インバータ10とを含む。入力信号FUSADRはデコーダ８に
入力される。記憶装置５に格納されたアドレスと、その
結果の信号FUSADRが、論理ブロックASDLmが属するワー
ド線ｍのアドレスA_mと一致する場合、デコーダ８は信号
HIT_MISSを出すことになる。両方のアドレスが一致する
場合、信号HIT_MISSは論理０になる。

論理ブロック５の場合、記憶装置５に格納されたアド
レスがワード線０のアドレスA0であるときに、信号HIT_
MISSが論理０になる。信号HIT_MISSは、もう１つの入力
信号S0INと同様に、ANDゲード９に入力される。論理ブ
ロック５の場合、入力信号S0INは信号FUSE_ENBになる。
このピューズ・イネーブル信号FUSE_ENBは、欠陥ワード
線が全くない場合に論理０になる。この場合、ANDゲー
ト９の出力とその結果のS0_0は、信号HIT_MISSの状態と
は無関係に必ず論理０になる。

信号FUSE_ENBが論理１である場合、これは、欠陥ワー
ド線があることを示している。この場合、ANDゲート９
の出力は信号HIT_MISSに依存する。インバータ10は入力
S0INに接続され、出力S1_0を生成する。

ここで検討する例には、５ビットのアドレス空間があ
る。これに対応して、デコーダ８は、５つの入力A0、A
1、A2、A3、A4を有するNANDゲートを備えている。信号F
USADRは、アドレス・ビットB0〜B4と、アドレス・ビッ
トの補数▲▼〜▲▼とを含む。FUSADRの真数ビ
ットまたは補数ビットのどちらがデコーダ８のNANDゲー
トの入力の１つに接続されるかは、デコーダ８が属する
論理ブロックが割り当てられるアドレスA_mによって決ま
る。

これについては、第４図に関連してより詳しく説明す
る、第４図の１行目は、信号FUSADRのビット位置、すな
わち、B0〜B4とB0バー〜B4バーを示す。第４図の２行目
は、論理ブロック５（ASDL0）のNANDゲートの入力A0〜A
4のうちのどれが入力信号FUSADRのどのビットに接続さ
れるかを示す。ASDL0では、補数ビットB0バー〜B4バー
だけを使用する。B0バーはA0に接続され、▲▼はA1
に、▲▼はA2に、▲▼はA3に、▲▼はA4
に、それぞれ接続される。

アドレス00000を有するワード線０に欠陥があると想
定すると、この結果、ASDL0のデコーダ８のNANDゲート
への入力は11111になる。このため、ASDL0の信号HIT_MI
SSは論理０になり、アドレス一致が発生したことを示
す。同様に、FUSADRのビットB0はASDL1のデコーダ８のN
ANDゲートの入力A0に接続され、A1〜A4の入力はそのま
ま変わらない。この原理は、信号FUSADRのビット位置を
その他の論理ブロックASDL2、ASDL3、・・・。ASDLn＋
１に接続する場合にも当てはまる。

第５図は、スイッチＳの一実施態様を示している。一
例として、第５図に示すスイッチ11は、スイッチS_m+1で
あると見なす。スイッチSm＋１は、ワード・デコーダW
_m+1およびW_mに接続された入力12および13を有する。さ
らに、スイッチS_m+1は、入力14および15でそのASDLm＋
１の信号S0_m＋１およびS1_m＋１に接続される。スイッ
チS_m+1の出力16は、このスイッチのワード線ドライバWL
_m+1に接続される。スイッチS_m+1は、制御信号S0_m＋１
およびS1_m＋１の状態に応じて、ワード・デコーダW_m+1
またはW_mとワード線ドライバWL_m+1との接続を選択的に
確立する働きをする。ワード線ドライバWL_m+1が欠陥ワ
ード線ｍ＋１に属す場合、スイッチS_m+1はワード線ドラ
イバWL_m+1を使用禁止にすることになる。これは、第５
図に示すようにスイッチS_m+1の内部回路によって行われ
る。

制御信号S0_m＋１およびS1_m＋１はNORゲート12に接
続される、NORゲート12の出力はトランジスタ13のベー
スに接続される。トランジスタ13の一方の端子は出力16
に接続され、トランジスタ13のもう一方の端子はアース
に接続される。記憶装置５に格納されたアドレスとワー
ド線ｍ＋１とのアドレスの一致が発生すると、制御信号
S0_m＋１とS1_m＋１はともに論理０になる（第３図およ
び第４図を参照）。その結果、NORゲート12の出力が論
理１になり、トランジスタ13がスイッチS_m+1の出力16を
アースに接続することになる。その結果、ワード線ドラ
イバWL_m+1はワード・デコーダから切断され、使用禁止
になる。

さらに、スイッチS_m+1は、パス・ゲート17および18を
備えている。パス・ゲート17の一方の端子は、入力12に
接続され、その結果、ワード・デコーダW_m+1に接続され
ている。パス・ゲート17のもう一方の端子は、出力16に
接続され、その結果、ワード線ドライバWL_m+1に接続さ
れている。パス・ゲート17および18は、この好ましい実
施例の実現に使用したCMOS技術による２つの相補形トラ
ンジスタから構成される。パス・ゲート17のトランジス
タのゲートは入力14に接続され、パス・ゲート17のＰ型
トランジスタは信号経路内に相互接続されたインバータ
を備えている。これは、パス・ゲート18にも同様に当て
はまる。パス・ゲート18のゲートは、入力15に接続さ
れ、その結果、制御信号S1_m＋１に接続される。両方の
制御信号が論理０に等しい場合、パス・ゲート17および
18の両方が導電性になるわけでなく、ワード・デコーダ
とワード線ドライバWL_m+1との接続は全く確立されな
い。制御信号S0_m＋１が論理１である場合、ワード・デ
コーダW_m+1はワード線ドライバWL_m+1に接続される、こ
の場合、ワード線ドライバWL_m+1に一度に接続できるの
は１つのワード・デコーダに限られるので、制御信号S1
_m＋１は論理０になる。

制御信号S0_m＋１が論理０で、制御信号S1_m＋１が論
理１である場合、結果的にワード・デコーダW_mはワード
線ドライバWL_m+1に接続される。この状況は第１図に示
すケースに対応する。

スイッチの切替え動作は、すでにメモリ・デバイスに
電源電圧が印加されたときに行われる。制御論理手段４
の制御下でスイッチによりワード・デコーダとワード線
ドライバとの接続が確立されると、少なくとも電源電圧
がメモり・デバイスに印加されている限り、この接続は
そのまま変わらない。その結果、メモリ・デバイスを使
用して読取り／書込み動作を実行するときに切替えまた
はデコード動作を「オン・ザ・フライ」方式で行う必要
がないので、アクセス時間上の不利益が一切発生しな
い。ワード線に欠陥があるという情報は、信号FUSE_ENB
をプログラミングするためにデバイスをテストし、同様
に信号FUSADRをプログラミングするために欠陥ワード線
のアドレスをテストした後に、メモリ・デバイスに格納
される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ビュートナー、シュテファンドイツ国ジンデルフィンゲン、ゾマーホーエンシュトラーセ 166／１ (72)発明者ヴェルニッケ、フリードリヒ、クリスチャンドイツ国ホルツガーリンゲン、ゾネンラインヴェーク 49 (56)参考文献特開平３−8200（ＪＰ，Ａ) 特開平７−122096（ＪＰ，Ａ) 特開平６−150687（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) C11C 29/00 C11C 11/413

Claims

(57)【特許請求の範囲】

【請求項１】１組のワード・デコーダ（１）と、１組の
ワード線ドライバ（２）と、前記ワード線ドライバのサ
ブセットを前記１組のワード・デコーダに接続するため
の複数のスイッチ（３）と、欠陥ワード線を示す識別情
報を記憶するための記憶装置（５）とを含むメモリ・デ
バイスにおいて、前記１組のワード線ドライバが、いずれのワード線にも
欠陥がないときに使用する、事前定義された第１のサブ
セットのワード線ドライバを含み、前記１組のワード線ドライバが、前記ワード線の１つに
欠陥があるときに使用する、複数の第２のサブセットの
ワード線ドライバを含み、前記メモリ・デバイスは、前記記憶装置から読み出され
た識別情報信号に応答して前記第１及び前記複数の第２
のサブセットの１つを選択的に前記１組のワード・デコ
ーダに接続するように前記各スイッチを作動させるため
の制御信号を出力する電気的論理回路（４）と、ｎ個の
ワード・デコーダと、少なくともｎ＋１個のワード線ド
ライバと、少なくともｎ＋１個のスイッチＳとを含み、前記電気的論理回路からの制御信号は、前記スイッチを
次の接続状態に作動させ、ａ）前記ワード線のいずれにも欠陥がない場合、０＜ｉ＜ｎのときに、各スイッチSiがワード線ドライバ
ｉを対応するワード・デコーダｉに接続し、スイッチS
_n+1がワード線ドライバｎ＋１を接地電位に接続し、ｂ）前記ワード線のうちのワード線ｍに欠陥がある場
合、０＜＝ｉ＜ｍのときに、各スイッチS_iがワード線ドライ
バｉを対応するワード・デコーダｉに接続し、スイッチS_mが前記ワード線ドライバｍを接地電位に接続
し、ｍ＜ｉ＜＝ｎ＋１のときに、各スイッチS_iがワード線ド
ライバｉ＋１を対応するワード・デコーダｉに接続する
ことを特徴とするメモリ・デバイス。
【請求項２】前記電気的論理回路が、それぞれ、少なく
ともｎ＋１個のスイッチＳの１つに割り当てられた少な
くともｎ＋１個の論理ブロック（ASDL）を含み、該論理
ブロックのそれぞれが、スイッチS_i用の制御信号を生成
できるようになっていることを特徴とする、請求項１に
記載のメモリ・デバイス。
【請求項３】前記論理ブロックのそれぞれが、欠陥ワー
ド線ｍのアドレスA_mを入力するための入力を有し、前記
アドレスA_mが前記論理ブロックが割り当てられたワード
線ドライバｍに対応する場合に信号（HIT_MISS）を出す
ためのデコード手段（８）を有することを特徴とする、
請求項２に記載のメモリ・デバイス。
【請求項４】前記論理ブロックのそれぞれ（ASDL_i）
が、対応する各スイッチS_i制御用の一対の信号S0および
S1を出力として生成するように構成され、かつ、第１の
入力（S0IN）として、先行論理ブロック（ASDL_i-1）の
出力信号対S0およびS1の一方に接続され、最先行ブロッ
ク（ASDL₀）の第１の入力（S0IN）がイネーブル信号（F
USE_ENB）に接続され、さらに前記論理ブロックのそれ
ぞれ（ASDL_i）が第２入力として欠陥ワード線を識別す
る信号に接続されていることを特徴とする、請求項３に
記載のメモリ・デバイス。
【請求項５】前記記憶装置がROMであることを特徴とす
る、請求項１ないし４のいずれかに記載のメモリ・デバ
イス。
【請求項６】請求項１ないし５のいずれかに記載のメモ
リ・デバイスを取り入れたことを特徴とする集積回路チ
ップ。
【請求項７】請求項１ないし６のいずれかに記載のメモ
リ・デバイスを含むことを特徴とするコンピュータ・シ
ステム。
【請求項８】前記電気的論理回路は、前記識別情報信号
に応答して前記第１のサブセットのワード線ドライバに
属する前記各スイッチに３個の所定の選択可能な接続状
態のうちの１つを選択させるための制御信号を発生する
ことを特徴とする請求項１に記載のメモリ・デバイス。