JP2881885B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にスタティック
RAMに関する。

〔従来の技術〕

従来、この種の半導体メモリ装置のメモリセル回路の
部分は、例えば第３図に示すように、ｎチャンネルMOSF
ET1,2と、ポリシリコン等で構成した高抵抗26,27とで構
成したフリップフロップ回路と、このフリップフロップ
回路の入出力端子に接続されたｎチャンネルMOSFETで構
成したトランスファーゲートMOSFET3,4とにより構成さ
れている。

前記トランスファーゲートMOSFET3,4のドレインは、
第３図のように、一対のデジット線（DG）13,（▲
▼）14に、それぞれ接続される。前記デジット線13,14
と電源線との間には、それぞれ、負荷回路として、ゲー
トとドレインを接続したｎチャンネルMOSFET5,6と、少
なくとも書き込みおよび読み出し期間に非導通となるｎ
チャンネルMOSFET7,8が、それぞれ並列に接続されてい
る。

前記トランファゲートMOSFET3,4のゲートには、ワー
ド線（Ｗ）15を介して、列アドレスデコーダ回路の出力
信号が供給される。また前記デジット線13,14は、行ア
ドレスデコーダ回路の出力信号（Ｙ）18により、制御さ
れる伝送ゲートｎチャンネルMOSFET9,10を介してデータ
バス線（DB）16,（▲▼）17に接続される。このデ
ータバス線16,17には、書き込み回路12,センスアンプ回
路11が接続されている。

前記構成において、デジット線13,14と、電源線との
間の負荷回路のｎチャンネルMOSFET7,8を書き込み、お
よび読み出し期間は、非導通とするのは、例えば書き込
み時については、デジット線13,14の一方を書き込み回
路により、強制的にＯ〔Ｖ〕とする書き込み時に、前記
ｎチャンネルMOSFET7,8が導通状態の場合は、電源線か
ら前記ｎチャンネルMOSFET7,または８を介して、書き込
み回路12に大きな電流を流し、消費電力が大きくなるた
め、書き込み時には、前記ｎチャンネルMOSFET7,8を非
導通となして、消費電力を比較的小さくするためであ
る。読み出し時については電源線から前記ｎチャンネル
MOSFET7,または８を介し、トランスファゲートMOSFET3
または4,メモリセルのドライバーMOSFET1または２を介
して、電流が流れる。よって、読み出し期間にもｎチャ
ンネルMOSFET7,8を非導通とし、消費電力を少なくす
る。

また前記ｎチャンネルMOSFET7,8は、書き込み、およ
び読み出しを行わない期間、即ち活性時には、導通状態
となり、ソース側からデジット線13,14に電流を供給
し、ハイレベルまで充電を行う。

一方、前記構成において、デジット線13,14と電源線
との間の負荷回路つまり、ゲートとドレインが接続され
ているｎチャンネルMOSFET5,6が、読み出し、および書
き込みに関係なく、ソース側からデジット線13,14に電
流を供給し、充電を行うように、導通状態となっている
のは、読み出し時に、ワード線15がハイレベルにされ、
選択線18もハイレベルになると、前記ワード線15の上昇
により、トランスファMOSFET3,4がオン状態となる。そ
の結果、メモリセルのデータにより、一対のデジット線
13,14の一方が、例えばデジット線（▲▼）14がロ
ウレベルにされ、他方のデジット線（DG）13は、前記デ
ジット線13の負荷回路により決まるハイレベルのままに
される。このとき、デジット線14のロウレベルは、デジ
ット線14の負荷回路つまりｎチャンネルMOSFET6のソー
スから電流の供給を受け、Ｏ〔Ｖ〕までは下降しない。
従って、読み出し動作が終了し、デジット線13,14を充
電する時に、デジット線14は、Ｏ〔Ｖ〕まで下降しきっ
ていないので、デジット線14のロウレベルがＯ〔Ｖ〕の
時と比べて、すみやかに充電を行うことができ、高速動
作可能である。

今まで述べたことを両立させるために、デジット線の
負荷回路を構成するｎチャンネルMOSFET5,6,7,8のサイ
ズ、及び制御信号のタイミングを最適に設計を行ってい
る。

〔発明が解決しようとする課題〕

前述した従来のデジット線13,14の負荷手段としての
ｎチャンネルMOSFET5,6のゲートが電源に接続されてい
るため、例えば、メモリセルを構成しているｎチャンネ
ルMOSFET1がオフ状態にならないような不良により、メ
モリセルが正規のデータを保持できない不具合を電気的
に判別を行う時に、書き込み状態に保ち、この場合は、
デジット線14を強制的にＯ〔Ｖ〕として書き込むとする
と、書き込み回路のハイレベルからトランスファMOSFET
3,オフ状態とならない不良のｎチャンネルMOSFET1を介
してGNDに電流が流れる。しかし、この電流は、前記MOS
FET5からトランスファMOSFET3,nチャンネルMOSFET1を介
して流れる電流と、前記MOSFET6から、書き込み回路に
流れ込む電流の和に比べて小さいため、オフ状態となら
ない前記ｎチャンネルMOSFETの不良原因が、「オフ状態
にならない」ということを見い出すことができないとい
う欠点がある。

本発明の目的は、前記欠点が解消され、メモリセルを
構成するMOSFETがオフ状態とならないような不良を直ち
に見い出せるようにした半導体メモリ装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の半導体メモリ装置は、メモリセルの入出力端
子が接続される一対のデジット線の負荷手段として各々
接続されている第１および第２のMOSトランジスタと、
少くとも書き込みおよび読み出し期間に非導通となる第
３および第４のMOSトランジスタとによる一対の並列回
路を備えた半導体メモリ装置において、前記第１および
第２のMOSトランジスタを、通常動作時にはあらかじめ
挿入した電流遮断用素子により与えられる第１の電圧で
導通状態にそれぞれ固定し、かつメモリセルがオフ状態
にならない不良検出時には前記電流遮断用素子に対する
外部からの強制的溶断結果により与えられる第２の電圧
で常時非導通状態にそれぞれ固定する電圧切り換え手段
をさらに備えることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の半導体メモリ装置の
メモリセル部の回路図である。第１図において、本実施
例が、従来の第３図と異なる点は、一対のデジット線1
3,14と電源線との間にある負荷手段として、少なくとも
書き込みおよび読み出し期間非導通となるｎチャンネル
MOSFET7,8と並列に接続されているMOSFET5,6のゲート
に、半導体メモリ装置と同一チップ上にヒューズ21を含
んだプログラム回路23の出力Ａが接続されている点であ
り、ヒューズ21未切断時には従来と同様な動作を行い、
ヒューズ21切断時には、前記ｎチャンネルMOSFET5,6を
非導通にする。第１図で破線で囲まれた部分がプログラ
ム回路23であり、ヒューズ21を負荷とし、ｎチャンネル
MOSFET22をドライバしたインバータと第１のCMOS20イン
バータで構成されるフリップフロップ回路および第２の
CMOSインバータ19で構成される。

以下に、本回路の動作について、簡単に説明する。ヒ
ューズ21未切断時には、プログラム回路23の出力端Ａ
は、ハイレベルに固定され、ｎチャンネルMOSFET5,6
は、従来例と同様な動作を行う。

次にヒューズ21切断時には、プログラム回路23の出力
端Ａはロウレベルに固定され、ｎチャンネルMOSFET5,6
は、常に非導通状態となる。その結果、例えばメモリセ
ルを構成しているｎチャンネルMOSFET1が、オフ状態に
ならないという不良により、メモリセルが正規のデータ
を保持できないというの不具合を、電気的に判別を行う
場合、書き込み状態に保ち、この時は、デジット線14を
強制的にＯ〔Ｖ〕として書き込みを行うとすると、ｎチ
ャンネルMOSFET5,6は、プログラム回路により非導通と
なっているため、ｎチャンネルMOSFET5からはトランス
ファMOSFET3,オフ状態とならない不良のｎチャンネルMO
SFET1への電流は流れない。またｎチャンネルMOSFET6か
ら書き込回路への電流も流れない。この時、直流的に流
れる電流は、デジット線13のハイレベルから、ｎチャン
ネルMOSFET3,即ちオフ状態とならない不良のｎチャンネ
ルMOSFET1を介するものだけとなる。なお、前述した電
流は、ｎチャンネルMOSFET1が不良でない場合は、つま
りオフする場合は、流れない。従って、ｎチャンネルMO
SFET1がオフ状態とならないような不良の判別が可能と
なる。

従来では、一対のデジット線13,14と電源線との間に
ある負荷手段として、ゲートとドレインとが接続されて
いるMOSFET5,6と、少なくとも書き込みおよび読み出し
期間、非導通となるMOSFET7,8との並列回路を用いた半
導体メモリ装置に対し、本実施例では、MOSFET5,6を書
き込みおよび読み出し期間等に関係なく非導通とするた
めに、 （イ）、ヒューズ21を含むプログラム回路23のヒューズ
の切断により実現する。

（ロ）、製造工程で、金属配線の変更により行う。

第２図は本発明の第２の実施例の半導体メモリ装置を
示す回路図である。第２図において、本実施例はｎチャ
ンネルMOSFET5,6を接地し、非導通となしたものであ
る。本実施例が第１の実施例と異なる点は、第１図の破
線で囲まれたプログラム回路23の出力端Ａが入力される
ｎチャンネルMOSFET5,6のゲートの入力端を、金属配線
を２通りにして、電源線に接続またはGNDに接続したこ
とである。前記プログラム回路23と同様な動作をさせる
ことができる。このうち、電源線に接続した時は、従来
と同様な動作をし、GNDに接続した時は第１の実施例で
述べたヒューズ21を切断した場合と同様な動作となる。

以上MOSトランジスタ5,6を非導通とする手段として、 （１）ヒューズを含むプログラム回路を具備し、ヒュー
ズを切断することにより実現する。

（２）製造工程で、金属配線の変更を行う。

以上の２つがある。

尚、第１図，第２図，第３図中のφは、少なくとも書
き込みおよび読み出し期間ロウレベルになり、ｎチャン
ネルMOSFET7,8を非導通となす信号であり、ワード線15
は列アドレスデコーダー回路の出力信号が供給されるワ
ード線であり、出力信号Ｙは行アドレスデコーダー回路
の出力信号である。

〔発明の効果〕

以上説明したように、本発明は、所定のMOSトランジ
スタを非導通とすることにより、書き込状態時の直流電
流の大きさにより、例えばメモリセルのドライバートラ
ンジスタがオフ状態にならない等の不要解析が、電気的
特性を測定するだけで、推測ができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体メモリ装置を示
す回路図、第２図は本発明の第２の実施例を示す回路
図、第３図は従来のメモリセル回路を示す回路図であ
る。 1,2,3,4,5,6,7,8,9,10,22……ｎチャンネルMOSFET、26,
27……抵抗、Ａ……プログラム回路の出力端子、11……
センスアンプ回路、12……書き込み回路、15……ワード
線、13,14……デジット線、16,17……データバス線、1
9,20……インバータ、21……ヒューズ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルの入出力端子が接続される一対
   のデジット線の負荷手段として各々接続されている第１
   および第２のMOSトランジスタと、少くとも書き込みお
   よび読み出し期間に非導通となる第３および第４のMOS
   トランジスタとによる一対の並列回路を備えた半導体メ
   モリ装置において、前記第１および前記第２のMOSトラ
   ンジスタを、通常動作時にはあらかじめ挿入した電流遮
   断用素子により与えられる第１の電圧で導通状態にそれ
   ぞれ固定し、かつメモリセルがオフ状態にならない不良
   検出時には前記電流遮断用素子に対する外部からの強制
   的溶断結果により与えられる第２の電圧で常時非導通状
   態にそれぞれ固定する電圧切り換え手段をさらに備える
   ことを特徴とする半導体メモリ装置。