JP2885635B2 - 半導体集積回路の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マスクパターンが自
動配置配線デジタルコンピュータによるレイアウト設計
に従ってパターン化するためのポリセル機能ブロックを
備えている半導体集積回路（ＩＣ）の設計方法に関す
る。

【０００２】

【従来の技術】半導体集積回路において、機能ブロック
は代表的にはゲートアレー大規模集積（ＬＳＩ）および
／またはスタンダードセル大規模集積技術によりを集積
されている。後で例示するように、各機能ブロックは複
数のマクロブロックを備え、各マクロブロックは高さが
実質的に共通の複数の長方形基本セルを備えている。

【０００３】後で更に詳細に述べるように、従来、マス
クパターンには、機能ブロックの各々におけるマクロブ
ロックの接続の接続情報のみに基づいたパターンが与え
られている。従来の自動配置配線デジタルコンピュータ
は、接続情報を読み込み、配置、概略配線、および詳細
配線の３つの次々の段階によりマスクパターンのパター
ンデータを生成している。配置の間に、構成的初期配置
法と反復配置改良法とが組み合わされる。このような配
置、概略配置、および詳細配置は、様々な文献、例え
ば、電子通信学会によって編集されオーム社によって１
９５９年に出版された「ＬＳＩハンドブック」の３．２
項「レイアウト設計」に述べられている。

【０００４】

【発明が解決しようとする課題】しかしながら、接続情
報のみが使用されているので、構成的初期配置法と逐次
配置改善法とによってはマクロブロックのおのおのに基
本セルの最適配置を達成することは困難であることが本
発明者によって分かって来た。換言すれば、機能ブロッ
クの基本セルのできるだけ最短の接続を達成する最適マ
スクパターンと、最高可能動作速度および小電力消費の
ような機能ブロックのできるだけ最善の電気特性とを達
成することは困難であった。特に、これら欠点は、集積
回路が演算論理ユニット（ＡＬＵ）や乗算器のようなビ
ットスライス構成を備えるときに、不可避である。

【０００５】そこで、本発明の主な技術的課題は、ポリ
セル機能ブロックを製造するマスクパターンを、これら
機能ブロックおのおのが複数のマクロブロックを備えこ
れらマクロブロックのおのおのが高さの実質的に共通な
複数の基本セルを備えるように、パターン化した半導体
集積回路の設計方法を提供することにある。

【０００６】本発明の他の主な技術的課題は、マスクパ
ターンが最適にされるために、機能ブロックにおける基
本セルにできるだけ最短接続と、機能ブロックのできる
だけ最善の電気特性とを達成する半導体集積回路の設計
方法を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、ポリセル機能
ブロックを備え、これら機能ブロック用のマスクパター
ンをレイアウト設計に従ってコンピュータにより、機能
ブロックのおのおのが複数のマクロブロックを備えマク
ロブロックのおのおのが高さの実質的に共通な複数の基
本セルを備えるように形成するための半導体集積回路の
設計方法であって、前記コンピュータは、中央処理ユニ
ットと、プログラムを格納しこの中央処理ユニットによ
って読みとられるプログラムメモリとを備え、しかも前
記プログラムに基づいて、機能ブロックのおのおのにお
けるマクロブロックの接続情報を格納している第１のメ
モリと、機能ブロックのおのおのにおける基本セルの前
記接続情報に対応する配置情報を格納している第２のメ
モリと、前記基本セルの幅および前記マクロブロックの
高さを格納している第３のメモリとから情報を読み取っ
て設計を行う半導体集積回路の設計方法において、前記
プログラムは、前記機能ブロックのうちの現在の機能ブ
ロックにおいて、前記マクロブロックのうちの現在のマ
クロブロックの前記基本セルをひとつずつ読み込みセル
として前記中央処理ユニットが前記第２のメモリから読
み込む第１のステップと、前記現在の機能ブロックにお
いて前記読み込みセルがこのような読み込みセルとして
おのおのが前記第１のステップに既に読み込まれた他の
基本セルに関連して持つ相対位置を前記配置情報として
前記中央処理ユニットが前記第２のメモリから読み込む
第２のステップと、前記相対位置が、前記現在のマクロ
ブロックの前記読み込みセルは、先行マクロブロックの
真下の列にあることを示す時、前記中央処理ユニットが
前記第３のメモリから第１の中間結果として前記読み込
みセルの幅および前記現在のマクロブロックの真上に位
置する前記先行マクロブロックの高さを読み込む第３の
ステップと、前記中央処理ユニットに前記第１の中間結
果を使用して、前記半導体集積回路に関して定義される
前記読み込みセルの絶対座標を第２の中間結果として計
算させる第４のステップと、第３の中間結果として、前
記読み込みセルに対する前記他の基本セルへのおよび該
基本セルからの配線を決定するため前記中央処理ユニッ
トに前記第１のメモリから前記接続情報を読み出させる
中間ステップと、前記マスクパターンに前記読み込みセ
ルを加えるために、前記中央処理ユニットに前記第２お
よび前記第３の中間結果を使用させる第５のステップ
と、前記現在の機能ブロックが前記マスクパターンに全
て加算されるまで前記中央処理ユニットに前記第１から
第４、前記中間、および前記第５のステップを繰り返す
ステップとを実行させるものであることを特徴とする。

【０００８】

【実施例】図１を参照して、半導体集積回路は一般にポ
リセル機能ブロックを備えており、ポリセル機能ブロッ
クのおのおのは複数のマクロブロックを備えていること
をまず述べる。半導体集積回路において、機能ブロック
は代表的にはゲートアレー大規模集積および／またはス
タンダードセル大規模集積技術により集積されている。
図示されている例では、マクロブロックの一つはビット
スライス構成を持っており、第１から第Ｍまでの共通の
ビット幅を持つ１ビット分のマクロブロックＡ（１）〜
Ａ（Ｍ）（Ｍは機能ブロックに依存している第１の整数
を表わす）を備えている。換言すれば、マクロブロック
Ａ（添字省略）は、互いに同一であっても異なっていて
も良い。第ｍのマクロブロックＡ（ｍ）を、マクロブロ
ックＡの代表として図示する（ｍは１とＭとの双方を含
みそれらの間で可変）。

【０００９】図２に移ると、各マクロブロックは、高さ
が実質的に共通で幅がさまざまな複数の長方形基本セル
を備えている。第ｍのマクロブロックＡ（ｍ）は、第１
から第Ｎまでの基本セルＢ（１）〜Ｂ（Ｎ）を備えてい
る（Ｎはマクロブロックと機能ブロックとに依存する第
２の整数であって第１の整数と等しくても等しくなくて
も良い）。基本セルＢ（添字省略）は、概ね共通の幅を
持つように図示されているが単に便宜のためである。基
本セルＢの一つを、第ｎの基本セルＢ（ｎ）として示さ
れている（ｎは１とＮとの双方を含みそれらの間で可
変）。このような基本セルＢ（ｎ）はＡＮＤゲートまた
はＮＯＲゲートのいずれかであっても良い。

【００１０】図３を参照して、マクロブロックＡと基本
セルＢとは、それらから外部に伸びるラインによって図
示された入出力端子を持っている。図示されている機能
ブロックにおいては、入出力端子が示すように接続され
ている。従って、図３は、機能ブロックのおのおのにお
けるマクロブロックＡの接続の接続情報と、マクロブロ
ックＡのおのおのにおける基本セルの接続の接続情報と
を表わしている。

【００１１】図１と図２とを再び参照すると共に図４に
移って、機能ブロックのマクロブロックおよび基本セル
（例えばＡおよびＢ）を、マスクパターンを使用するこ
とによって半導体チップまたは基板上に製造する。図４
において、第１のマクロブロックＡ（１）は、第１から
第Ｎの基本セルＡ（１）Ｂ（１）、Ａ（１）Ｂ（２）、
…、およびＡ（１）Ｂ（Ｎ）から成る。他の基本セルを
同様な参照記号を付けてある。各機能ブロックにおい
て、第１から第ＭのマクロブロックＡを図面の天から地
に次々にマスクパターン上に配置する。各マクロブロッ
クにおいて、第１から第Ｎまでの基本セルＢを、左から
右にマスクパターン上に配置する。従って、図４は、機
能ブロックのおのおのにおける基本セルＢの配置の配置
情報を表わす。

【００１２】図５を参照して、従来の自動配置配線デジ
タルコンピュータを以下のように動作する。半導体集積
回路のポリセル機能ブロックにおけるレイアウト設計に
従ってマスクパターンをパターンニングする。機能ブロ
ックのおのおのは、図１に関して前に説明した複数のマ
クロブロックＡを含んでいる。マクロブロックＡのおの
おのは、図２に関して述べたように複数の基本セルＢを
備えている。機能ブロックのおのおのにおいては、マク
ロブロックＡと基本セルＢとは、図３に関連して述べた
接続情報に従って接続される。デジタルコンピュータ
は、後で、接続情報メモリおよび結果メモリと共に図示
する。

【００１３】接続情報メモリに予め格納された接続情報
は、第１の従来のステップＣＳ１で読み込まれ、それ以
降のステップで使用されマスクパターンのパターンデー
タを結果メモリに格納するのに使われる。更に詳しく
は、デジタルコンピュータは、第２の従来のステップＣ
Ｓ２でここまでに述べた配置を実行する。第３の従来の
ステップＣＳ３では、デジタルコンピュータは、上述し
た概略配線を処理する。第４の従来のステップＣＳ４で
は、デジタルコンピュータは、詳細配線を処理し、パタ
ーンデータを結果情報として生成する。第５の従来のス
テップＣＳ５では、結果情報は、結果メモリに格納され
る。

【００１４】図６に移ると、デジタルコンピュータは、
本発明の一実施例によると次に詳細に述べるように動作
する。まもなく述べるが、デジタルコンピュータは、機
能ブロックのおのおのにおける基本セルＢの配置または
配列について図４に関連して述べた配置情報が予め格納
された配置情報メモリを追加的に備えている。

【００１５】デジタルコンピュータは、第１のステップ
Ｓ１で接続情報メモリからの接続情報および第２のステ
ップで配置情報メモリからの配置情報を読み込む。接続
情報および配置情報に基づいてデジタルコンピュータ
は、追って詳述するようにパターンデータを生成する。
概説的に述べると、デジタルコンピュータは、第３のス
テップＳ３で配置、第４のステップＳ４で概略配線、お
よび第５のステップＳ５で詳細配線を処理し、パターン
データを結果情報として生成する。第６のステップＳ６
では、結果情報を結果メモリに格納する。

【００１６】図７を参照して、自動配置配線デジタルコ
ンピュータは、図６において概略を説明したようにマス
クパターンのパターン情報を生成することによってマス
クパターンのパターンニングを処理するためのものであ
る。デジタルコンピュータは、中央処理ユニット（ＣＰ
Ｕ）１１とプログラムメモリ１３とを備えている。公知
のようにプログラムメモリ１３には、中央処理ユニット
１１を動作させるプログラムを格納する。中央処理ユニ
ット１１は、ステップ毎にプログラムを読み込む。

【００１７】中央処理ユニット１１とプログラムメモリ
１３とをまとめて、ここに改めてデジタルコンピュータ
と呼ぶ。次に述べるようにデジタルコンピュータ（１
１、１３）は操作システムを伴う。プログラムメモリ１
３の中のプログラムが操作システムの動作に適応してい
るならば、中央処理ユニット１１は操作システムに隣接
して使用される必要はなく、操作システムから遠隔に置
かれた一般目的コンピュータのＣＰＵであっても良い。

【００１８】操作システムは、第１および第２のメモリ
１５および１７を備えている。第１のメモリ１５は図５
において述べた接続情報メモリである。第２のメモリ１
７は図６において述べた配置情報メモリである。操作シ
ステムは、さらに第３のメモリ１９および結果メモリ
（第４のメモリ）２１を備えている。第３のメモリ１９
は一般にライブラリと呼ばれ、集積回路の機能ブロック
のマクロブロック（例えば、Ａ）の高さおよび基本セル
（例えばＢ）の幅を予め格納してある。第４のメモリ２
１は、すぐに述べる。配置、概略配線、および詳細配線
の次々の３段階の実行の間、中央処理ユニット１１は、
これら次々の３段階に関してプログラムメモリ１３に格
納されたプログラムに従って第１から第４のメモリ１５
〜２１を参照する。

【００１９】第４のメモリ２１は、中央処理ユニット１
１が次々の３段階の実行の中間結果および、最終的にパ
ターン情報を最終結果として格納する中間および最終結
果メモリである。第１から第４のメモリ１５〜２１は、
別個の記憶装置である必要はないが、実務ではディスク
メモリの４つの領域を割り当てる。次々の３段階の実行
のために、特定のプログラムがプログラムメモリ１３に
格納されている。ついでながら、動作領域として使用さ
れる主記憶装置、入力装置（例えば、キーボード）、出
力装置（例えば、プリンター）、および次々の３段階の
進行状況を目視するための表示装置を備えている通常の
周辺装置は図面から省略してある。

【００２０】図６を参照すると共に図８に移って、配置
情報は、配置情報ファイルとして第２のメモリ１７に格
納される。機能ブロックの一つについて説明している例
において、このファイルは、今述べている機能ブロック
のマクロブロックＡを通じて６に等しいと仮定された第
１の整数Ｍと、８に等しいとして仮定された第２の整数
とを使って図４に図示された配置情報を表わしている。

【００２１】配置情報ファイルは、第１のマクロブロッ
クＡ（１）の基本セルをＡ（１）Ｂ（１）、Ａ（１）Ｂ
（２）、…、およびＡ（１）Ｂ（８）で表す。同様にし
て、このファイルは、図示された例において第Ｍ番目の
マクロブロックＡ（Ｍ）である第６のマクロブロックＡ
（６）についてはＡ（６）Ｂ（１）、Ａ（６）Ｂ
（２）、…、およびＡ（６）Ｂ（８）を表示する。

【００２２】配置情報ファイルでは、マクロブロックＡ
の２つの隣接するものは、ワードプロセッサで「プリン
トアウト」における改行マークによくあるように、ここ
では図示していないライン更新コードによって区分され
ている。マクロブロックＡのおのおのには、基本セルＢ
の２つの隣接するものがコンマ（，）で区分されてい
る。

【００２３】新たに図９をそして再び図７を参照して、
プログラムメモリ１３に特別に格納されたプログラムに
従って、次々の３段階を次のように実行する。配置ファ
イルは、図８に関して述べたように第２のメモリ１７に
格納される。次々の３段階のスタートの後、中央処理ユ
ニット１１は第１の詳細なステップＳＳ１で現在の機能
ブロックのマクロブロックすなわち現在のマクロブロッ
クの基本セルＢの一つを第２のメモリ１７から読み込み
セルとして読み込む。

【００２４】配置情報ファイルを参照して、中央処理ユ
ニット１１は、読み込みセルがこの読み込みセルに先行
セルとして直ちに先行する他のものからコンマによって
分けられているかまたはライン更新コードによって分け
られているかを判定する。もしコンマによって先行され
ているならば、読み込みセルは、現在のマクロブロック
において先行セルの右側のブロック内相対位置に置く。
もしライン更新コードによって分けられているならば、
その読み込みセルは、現在のブロックの最も左のブロッ
ク内相対位置に置く。もしコンマによってもライン更新
コードによっても分けられていないならば、読み込みセ
ルは、現在のマクロブロックの最も上と最も左の内ブロ
ック相対位置を持つべきである。このようにして、中央
処理ユニット１１は、第２の詳細なステップＳＳ２で読
み込みセルのこのような相対位置を決定する。

【００２５】次いで、中央処理ユニット１１は、第３の
詳細なステップＳＳ３で第３のメモリ１９を読み込み、
先行マクロブロックの真下に置かれた列に現在のマクロ
ブロックの読み込みセルが有ると相対位置が表示するな
らば、現在のマクロブロックの真上に置かれた先行マク
ロブロックの高さと読み込みセルの幅とを、第１の中間
結果として知る。第４の詳細なステップＳＳ４では、中
央処理ユニット１１は、第２の中間結果として集積回路
における読み込みセルの絶対座標を計算する際、第１の
中間結果を使用する。このような絶対座標は、集積回路
に従って現在の機能ブロックに関する座標系によって定
義される。

【００２６】図６において述べたように、中央処理ユニ
ット１１は、第１のメモリ１５から読み込みセルに関し
て接続情報を読み込み、現在のマクロブロックおよび先
行のマクロブロックにおける基本セルＢの他のものへお
よび他のものからの読み込みセルの概略配線と詳細配線
とを第３の中間結果として決定する。中央処理ユニット
１１は、第４のメモリ２１における第２および第３の中
間結果を格納する。

【００２７】第５の詳細なステップＳＳ５では、中央処
理ユニット１１は、第４のメモリ２１を参照して、パタ
ーンデータに読み込みセルを追加する。第６の詳細なス
テップＳＳ６では、中央処理ユニット１１は、読み込み
セルが現在の機能ブロックの最後のセルすなわち第Ｍ番
目のマクロブロックＡ（Ｍ）の第Ｎ番目の基本セルＢ
（Ｎ）であるか否かをチェックする。もしＹＥＳなら
ば、現在の機能ブロックに関するかぎり次々の３段階の
実行が終了する。次いで、中央処理ユニット１１は集積
回路の他の機能ブロックのための動作状態になる。もし
ＮＯならば、第６の詳細なステップは第１の詳細なステ
ップに戻る。全ての機能ブロックが処理されると、マス
クパターンは完全にパターンニングされる。

【００２８】集積回路において、機能ブロックの少なく
とも一つは、先に述べたビットスライス構成を持ってい
ても良い。ビットスライス構成によれば、少なくとも、
予め定められた数のマクロブロックには、複数のビット
（例えば、４ビット）の共通のビット幅の基本セルが、
これらをマクロブロックに上から下へと規則的で組織的
に配列されている。従って、この発明は、ビットスライ
ス構成の機能ブロックに基本セルを配置情報に従って規
則正しく組織的に置くと共にできるだけ最善の電気特性
と最狭の面積とを持たせることが可能になる。

【００２９】図１、図４、および図６〜図９を再検討す
ると、この発明は、マスクパターンにより、集積回路の
おのおのの各機能ブロックにおいて、基本セル（例え
ば、Ｂ）を規則正しく組織的に配列した半導体集積回路
の提供が可能になることが明らかに分かる。この結果、
マスクパターンによれば、各機能ブロックに最狭の面積
を持たせ、各機能ブロックにおける基本セルにできるだ
け最短接続を達成することができる。これにより、機能
ブロックのできるだけ最善の電気特性を与えることが可
能になる。

【００３０】この発明を特別な実施例に関し記載した
が、当業者によって様々な変形例が考えられる。例え
ば、半導体集積回路の機能ブロックのおのおのと機能ブ
ロックの基本セルとは、外形が長方形でなく平行四辺形
であっても良い。この場合、もし機能ブロックが集積回
路において平行に配列されるならば、座標系は直交系よ
りむしろ斜交系の方が良い。

【００３１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、各機能ブロックにおけるマクロブロックの接続情
報の他に、各機能ブロックにおける基本セルの配置情報
を使用するレイアウト設計を行ったので、機能ブロック
の基本セルの配置を行うときに、規則正しい配置で動作
速度および小消費電力の電気的特性と面積的とが最適な
マスクパターンによる半導体集積回路が得られるという
効果がある。

【図面の簡単な説明】

【図１】一般の半導体集積回路における複数のマクロブ
ロックを備えている機能ブロックの図式的上面図であ
る。

【図２】図１に図示されたマクロブロックの一つにおけ
る複数の基本セルの図式的上面図である。

【図３】図１に図示されたマクロブロックの接続情報を
図式的上面図である。

【図４】図１に図示された機能ブロックにおける基本セ
ルの配置情報を図式的に示す。

【図５】図１に図示されたタイプの機能ブロックを製造
するのに使用されるマスクパターンをパターンニングす
るための従来のレイアウトシステムの動作のフローチャ
ートである。

【図６】本発明の一実施例によるレイアウトシステムの
動作のフローチャートである。

【図７】図６について述べたレイアウトシステムとして
使用されたデジタルコンピュータの動作のフローチャー
トである。

【図８】図７に図示された操作システムのメモリに格納
される配置情報の例を示す図である。

【図９】図６について述べたレイアウトシステムの動作
の詳細なフローチャートを示す図である。

【符号の説明】

１１ 中央処理ユニット（ＣＰＵ） １３ プログラムメモリ １５ 第１のメモリ １７ 第２のメモリ １９ 第３のメモリ ２１ 結果メモリ（第４のメモリ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 茅野 稔 東京都港区西新橋三丁目20番４号 日本 電気エンジニアリング株式会社内 (72)発明者 宇野 浩介 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (56)参考文献 特開 平５−12381（ＪＰ，Ａ) 特開 昭64−42148（ＪＰ，Ａ) 特開 昭63−190356（ＪＰ，Ａ) 特開 昭63−241951（ＪＰ，Ａ) 特開 平４−304656（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ポリセル機能ブロックを備え、これら機
   能ブロック用のマスクパターンをレイアウト設計に従っ
   てコンピュータにより、機能ブロックのおのおのが複数
   のマクロブロックを備えマクロブロックのおのおのが高
   さの実質的に共通な複数の基本セルを備えるように形成
   するための半導体集積回路の設計方法であって、前記コ
   ンピュータは、中央処理ユニットと、プログラムを格納
   しこの中央処理ユニットによって読みとられるプログラ
   ムメモリとを備え、しかも前記プログラムに基づいて、
   機能ブロックのおのおのにおけるマクロブロックの接続
   情報を格納している第１のメモリと、機能ブロックのお
   のおのにおける基本セルの前記接続情報に対応する配置
   情報を格納している第２のメモリと、前記基本セルの幅
   および前記マクロブロックの高さを格納している第３の
   メモリとから情報を読み取って設計を行う半導体集積回
   路の設計方法において、 前記プログラムは、 前記機能ブロックのうちの現在の機能ブロックにおい
   て、前記マクロブロックのうちの現在のマクロブロック
   の前記基本セルをひとつずつ読み込みセルとして前記中
   央処理ユニットが前記第２のメモリから読み込む第１の
   ステップと、 前記現在の機能ブロックにおいて前記読み込みセルがこ
   のような読み込みセルとしておのおのが前記第１のステ
   ップに既に読み込まれた他の基本セルに関連して持つ相
   対位置を前記配置情報として前記中央処理ユニットが前
   記第２のメモリから読み込む第２のステップと、 前記相対位置が、前記現在のマクロブロックの前記読み
   込みセルは、先行マクロブロックの真下の列にあること
   を示す時、前記中央処理ユニットが前記第３のメモリか
   ら第１の中間結果として前記読み込みセルの幅および前
   記現在のマクロブロックの真上に位置する前記先行マク
   ロブロックの高さを読み込む第３のステップと、 前記中央処理ユニットに前記第１の中間結果を使用し
   て、前記半導体集積回路に関して定義される前記読み込
   みセルの絶対座標を第２の中間結果として計算さ せる第
   ４のステップと、 第３の中間結果として、前記読み込みセルに対する前記
   他の基本セルへのおよび該基本セルからの配線を決定す
   るため前記中央処理ユニットに前記第１のメモリから前
   記接続情報を読み出させる中間ステップと、 前記マスクパターンに前記読み込みセルを加えるため
   に、前記中央処理ユニットに前記第２および前記第３の
   中間結果を使用させる第５のステップと、 前記現在の機能ブロックが前記マスクパターンに全て加
   算されるまで前記中央処理ユニットに前記第１から第
   ４、前記中間、および前記第５のステップを繰り返すス
   テップとを実行させるものであることを特徴とする半導
   体集積回路の設計方法。