JP2888993B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ（以下、ＦＥＴと称することもある。）の製造方法に
関するもので、特にソース領域及びドレイン領域の形成
工程に特徴を有するＦＥＴの製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路の高集積化に伴いこれに
搭載されるＦＥＴはますます微細化されている。

【０００３】しかし、ＦＥＴのゲート長が１μｍ以下と
なると短チャネル効果のためにデバイス特性が劣化する
という問題が生じる。

【０００４】そこで、これを防止する一つの手段とし
て、ソース領域及びドレイン領域各々の不純物濃度及び
深さを違えた構造を有するＦＥＴが例えば文献（電子情
報通信学会技術研究報告ＥＤ８８ー８５、ｐ．４７〜５
２）に開示されている。そして、このような構造を有す
るＦＥＴ（以下、「非対称ＦＥＴ」と略称する。）は、
この文献に開示の技術では、以下に説明する方法で製造
されていた。図４（Ａ）〜（Ｃ）及び図５（Ａ）〜
（Ｃ）は、その説明に供する工程図であり、文献開示の
製造工程中の主な工程での素子の様子を概略的な断面に
より示したものである。

【０００５】この製造方法では、先ず、半導体基板とし
ての半絶縁性ＧａＡｓ（ガリウム砒素）基板１１の所定
領域に例えばシリコン（Ｓｉ）のようなｎ型不純物がイ
オン注入され活性層（チャネル層）１３が形成される。
次に、公知の技術によりこの活性層１３の所定部分上に
ゲート電極１５が形成される（図４（Ａ））。ゲート電
極１５の形成材にはタングステンアルミニウム（ＷーＡ
ｌ）が用いられている。セルフアラインゲートプロセス
において耐熱性が必要なためである。ＷーＡｌの代りに
例えばＷ、或いはＷＳｉ（タングステンシリサイド）等
を用いることも可能である。

【０００６】次に、ゲート電極形成済みの基板１１上全
面に、通常の真空蒸着法等の異方性を有する成膜技術に
より、ゲルマニウムの薄膜１７が形成される（図４
（Ｂ））。

【０００７】次に、ゲルマニウムの薄膜形成済みの試料
上にレジスト１９が塗布され、その後、公知のホトリソ
グラフィ技術により、このレジスト１９の、ゲート電極
１５の片側に当る部分にゲルマニウムの薄膜１７の一部
を露出する開口部１９ａが形成される（図４（Ｃ））。

【０００８】次に、レジスト１９をマスクとしゲルマニ
ウムの薄膜１７がエッチングされる。このエッチング
は、ＷーＡｌとの選択比が高くかつゲルマニウムの薄膜
１７を等方的にエッチング出来る条件で行なわれる。具
体的には、ＳＦ6ガスを用いたＲＩＥ(Reactive Ion Etc
hing）により行なわれている。このエッチングにより、
ゲルマニウムの薄膜１７には、ゲート電極１５の片側に
ある活性層部分を露出する開口部１７ａが形成される
（図５（Ａ））。

【０００９】次に、レジスト１９が除去され、その後、
ゲルマニウムの薄膜１７がマスクとされた状態でこの試
料に対しｎ型不純物のイオン注入がなされる。このイオ
ン注入ではゲート電極の片側の活性層部分にのみ自己整
合的に不純物が注入される。これによりソース領域２１
が形成される（図５（Ｂ））。

【００１０】次に、ゲルマニウムの薄膜１７が除去され
る。次に、基板１１の、活性層１３が形成されている以
外の部分上にレジスト２３が形成される。その後、レジ
スト２３、ゲート電極１５がマスクとされこの試料に対
し第２回目のイオン注入が例えば第１回目のイオン注入
エネルギーより小さなエネルギーでなされる。これによ
り、活性層１３の、ソース領域２１以外部分にも不純物
が注入されこの領域がドレイン領域２５となる。

【００１１】上述の方法では、ソース領域及びドレイン
領域各々の不純物濃度及び深さを異ならせることが出来
る。従って不純物濃度をソース領域では濃くドレイン領
域では薄くすることが出来る。このため、ソース抵抗の
低減によりＦＥＴの相互コンダクタンスｇmを増加させ
ることができる。また、ドレイン領域での電界集中が緩
和されるのでＦＥＴの短チャネル効果の抑制が図れる。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ドレイン領域を形成する際そのゲート電
極側端部を規定するためのイオン注入阻止マスクはゲー
ト電極１５とされていた（図５（Ｃ）参照）ので、ドレ
イン領域２５はそのゲート側の端部がゲート電極１５に
接した状態（ドレイン領域がゲート電極と平面的に並ん
だ状態）で形成されてしまうという問題点があった。こ
れがため、短チャネル効果の抑制が充分に図れず、また
ショットキー逆方向耐圧を向上させる点でも不利であっ
た。

【００１３】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、ソース領域及びド
レイン領域の不純物濃度及び深さの一方又は双方が異な
るＦＥＴを製造する際にドレイン領域のみをゲート電極
から離間させて形成出来る方法を提供することにある。

【００１４】

【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、ソース領域及びドレイン領域各
々の不純物濃度及び深さの一方又は双方が非対称な電界
効果トランジスタを製造するに当たり、ソース領域、ド
レイン領域を以下の（ａ）〜（ｅ）の工程を含む工程で
形成することを特徴とする。

【００１５】（ａ）ゲート電極形成済みの半導体基板上
全面に等方性を有する成膜技術により薄膜を形成する工
程。

【００１６】（ｂ）前記薄膜に、活性層のソース領域形
成予定部分を露出する開口部であってその縁の一部がゲ
ート電極と接する開口部を形成する工程。

【００１７】（ｃ）該開口部形成済み薄膜をマスクとし
て前記活性層部分に不純物を導入する第１の不純物導入
工程。

【００１８】（ｄ）ソース領域形成後前記薄膜を異方性
エッチングによりエッチングし前記ゲート電極のドレイ
ン領域側の側壁に前記薄膜の一部から成る側壁膜を形成
する工程。

【００１９】（ｅ）該側壁膜形成後前記活性層に対し不
純物を導入する第２の不純物導入工程。

【００２０】なお、ここでいう等方性を有する成膜技術
とは、成膜される基板等が凹凸を有する場合この凹凸に
もステップカバレージ良好に成膜出来る技術をいう。具
体的には、ＣＶＤ法、スパッタ法等を挙げることが出来
る。

【００２１】

【作用】この発明の構成によれば、ゲート電極形成済み
の半導体基板上全面に等方性を有する成膜技術により薄
膜が形成される。等方性を有する成膜技術を用いている
ためこの薄膜はゲート電極側面にも良好に形成される。
従って、後にこの薄膜を異方性エッチング手段によりエ
ッチングするとゲート電極のドレイン形成予定領域側側
面に所望の側壁膜が形成される（ソース領域側側面の薄
膜は開口部形成時に除去されている。）。

【００２２】また、第１の不純物導入工程を実施するこ
とにより活性層の所定部分にソース領域が形成される。
このソース領域はそのゲート電極側端部がゲート電極と
接した状態（ソース領域がゲート電極と平面的に並んだ
状態）で形成される。

【００２３】また、第２の不純物導入工程を実施するこ
とにより活性層の所定部分にドレイン領域が形成され
る。この際、不純物導入阻止マスクの一部として用いた
ゲート電極はそのドレイン側側面に側壁膜を備える構成
であるので、側壁膜を備える分ドレイン領域はそのゲー
ト電極側端部がゲート電極から離間した状態で形成され
る。

【００２４】

【実施例】以下、実施例として、半絶縁性ＧａＡｓ基板
にこの発明の方法により非対称ＦＥＴを形成する例を説
明する。図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）及び
図１は、その説明に供する図である。ここで、図２及び
図３は実施例工程中の主な工程での素子の様子を概略的
な断面図により示した工程図、図１は実施例の工程を経
た後得られるＦＥＴの構造を概略的に示した断面図であ
る。図１において、３１は半導体基板としての半絶縁性
ＧａＡｓ基板、３３はチャネル層、３５はゲート電極、
３７はソース領域、３９はドレイン領域、４１はゲート
電極の側面のうちのドレイン領域３９側の側面に設けら
れた側壁膜である。このＦＥＴでは、ソース領域３７は
ドレイン領域３９より不純物濃度が大きく深さも深くな
っている。また、ソース領域３７はゲート電極３５に接
した状態（平面的に並んだ状態）で形成されており、ド
レイン領域３９はそのゲート電極側の端部が側壁膜４１
が設けてある分だけゲート電極３５から離間した状態で
形成されている。

【００２５】はじめに、図２（Ａ）に示すように、従来
公知の方法により、ＧａＡｓ基板３１（基板３１と略称
することもある。）の所定領域に公知の方法により例え
ばシリコンのようなｎ型不純物をイオン注入してチャネ
ル層３３を形成し、さらにこのチャネル層３３の所定部
分上にゲート電極３５を形成する。ここで、この実施例
では、ゲート電極３５の形成材としてタングステンアル
ミニウム（ＷーＡｌ）、Ｗ、或いはＷＳｉ（タングステ
ンシリサイド）等のような耐熱性金属を用いている。セ
ルフアラインゲートプロセスを用いる都合上ゲート電極
形成材は耐熱性が必要とされるからである。

【００２６】次に、ゲート電極形成済みの基板３１上全
面に、ステップカバレージの良好な成膜技術を用いて薄
膜４１ａを形成する（図２（Ａ））。この薄膜４１ａ
は、ソース領域形成時にチャネル層の所定領域以外の領
域に不純物が導入されないようにするマスク層としての
機能が得られかつ側壁膜４１（図１参照）の形成材にな
り得るものである必要がある。この実施例では薄膜４１
ａをＳｉＯ2（二酸化シリコン）膜で構成し、ステップ
カバレージ良好な成膜技術としてＣＶＤ法を用いてい
る。しかし、成膜方法や薄膜構成材料はこれに限られな
い。成膜技術としてはプラズマＣＶＤ法、スパッタ法等
でも良く、薄膜構成材料は上記機能が得られればほかの
絶縁膜でも良い。例えばＳｉXＮY（窒化シリコン）等で
もよい。なお、絶縁膜を用いている理由は、これが側壁
膜形成に適していること、及び側壁膜が絶縁膜である
と、これをそのまま残存させても（図１参照）ゲート電
極３５とドレイン領域３９との間が短絡することがない
からである。しかし、ソース領域及びドレイン領域形成
後に側壁膜を除去することを前提とする場合は薄膜４１
ａは絶縁膜でなくとも良く、不純物導入阻止等の上記目
的を達成出来れば例えば金属膜であっても良い。

【００２７】次に、薄膜４１ａ形成済みの試料上にレジ
スト４３を塗布し、その後、公知のホトリソグラフィ技
術により、このレジスト４３の、ゲート電極３５の片側
に当る部分に薄膜４１ａの一部を露出する開口部４３ａ
を形成する（図２（Ｃ））。

【００２８】次に、レジスト４３をマスクとし薄膜４１
ａをエッチングする。このエッチングは、ゲート電極を
構成している材料との選択比が高くかつ薄膜４１ａを等
方的にエッチング出来る条件で行なうのが良い。例え
ば、所定条件のＲＩＥ(Reactive Ion Etching）法が好
適である。このエッチングにより、薄膜４１ａには、ゲ
ート電極３５の片側にあるチャネル層部分を露出する開
口部４１ｘであってその縁の一部がゲート電極３５と接
する開口部４１ｘが形成される（図３（Ａ））。

【００２９】次に、レジスト４３を除去した後、開口部
４１ｘ形成済み薄膜４１ａをマスクとしてチャネル層部
分に不純物例えばＳｉ等のｎ型不純物を導入する。この
工程により、チャネル層３３の、開口部４１ｘから露出
する部分に、自己整合的に不純物注入が行なわれこの部
分にソース領域３７が形成される（図３（Ｂ））。

【００３０】次に、例えばＲＩＥ法や電子サイクロトロ
ン共鳴によるプラズマを用いたエッチング法（ＥＣＲ
法）等の異方性エッチング技術により薄膜４１ａをエッ
チングする。この際、薄膜４１ａのゲート電極３５側面
に在る部分は残存するが、ゲート電極３５のソース領域
側の側面には薄膜が無いので薄膜４１ａはゲート電極３
５のドレイン領域側側面のみに薄膜４１ａの一部から成
る側壁膜４１が形成される。また、これによりチャネル
領域３３の、ドレイン領域形成予定部分も露出される
（図３（Ｃ））。

【００３１】次に、基板３１の、ソース領域３７、チャ
ネル層３３が形成されている以外の部分上にレジスト膜
４５を形成し（図３（Ｃ））、その後、レジスト膜４
５、ゲート電極３５及び側壁膜４１をマスクとしこの試
料に対し第２回目の不純物導入を行なう。

【００３２】これにより、図１に示すように、チャネル
層３３の、ソース領域３７以外の部分にも不純物が自己
整合的に導入出来この領域がドレイン領域３９となる。

【００３３】このドレイン領域３９はそのゲート電極側
の端部が側壁膜４１が在る分ゲート電極３５から離間し
た状態に形成される。また、ソース領域３７は、ドレイ
ン領域形成時にも不純物導入されているためドレイン領
域に比べ不純物濃度深さ共に大きなものになる。このよ
うにこの実施例の方法によれば、非対称ＦＥＴであって
ドレイン領域のみがゲート電極から離間しているＦＥＴ
が形成出来る。

【００３４】その後、図示せずも、従来公知の方法によ
り層間絶縁膜の形成、オーミック電極の形成等を行ない
ＦＥＴが得られる。

【００３５】上述においては、この発明の実施例につい
て説明したが、この発明は上述の実施例に限られるもの
ではなく、以下に説明するような変更を行なうことが出
来る。

【００３６】例えば、上述の実施例ではチャネル層３３
は基板３１に不純物を導入して形成していたが基板上に
この層を結晶成長技術により形成しても良い。

【００３７】また、上述の実施例ではＧａＡｓーＦＥＴ
にこの発明を適用する例であったが、この発明は例えば
ＳｉーＦＥＴを製造する場合にも用い得ることは明らか
である。なお、この場合はチャネル層が必ずしも形成さ
れている必要はない。

【００３８】

【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタの製造方法によれば、ソ
ース領域及びドレイン領域各々の不純物濃度及び深さを
非対称とすること、ソース領域をそのゲート電極側端部
がゲート電極と接した状態（ソース領域がゲート電極と
平面的に並んだ状態）で形成出来ることは勿論のこと、
ドレイン領域をそのゲート電極側端がゲート電極から所
定距離離間した状態で形成できる。このため、従来の非
対称ＦＥＴに比べ短チャネル効果の抑制が図れまたショ
ットキ逆方向耐圧の向上が図れる。また、ドレイン領域
とゲート電極との離間距離は側壁膜の膜厚を変えること
により容易に制御出来るので、この点でも有利である。

【図面の簡単な説明】

【図１】この発明の製造方法により得られるＦＥＴを概
略的に示した断面図である。

【図２】（Ａ）〜（Ｃ）は実施例の説明に供する工程図
である。

【図３】（Ａ）〜（Ｃ）は実施例の説明に供する図２に
続く工程図である。

【図４】（Ａ）〜（Ｃ）は従来技術の説明に供する工程
図である。

【図５】（Ａ）〜（Ｃ）は従来技術の説明に供する図４
に続く工程図である。

【符号の説明】

３１：半導体基板（例えば半絶縁性ＧａＡｓ基板） ３３：チャネル層 ３５：ゲート電極 ３７：ソース領域 ３９：ドレイン領域 ４１：側壁膜 ４１ａ：薄膜（例えばＳｉＯ2膜） ４１ｘ：薄膜の開口部 ４３：レジスト ４３ａ：レジストの開口部 ４５：レジスト膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ソース領域及びドレイン領域各々の不純
   物濃度及び深さの一方又は双方が非対称な電界効果トラ
   ンジスタを製造するに当たり、ソース領域、ドレイン領
   域を以下の（ａ）〜（ｅ）の工程を含む工程で形成する
   ことを特徴とする電界効果トランジスタの製造方法。 （ａ）ゲート電極形成済みの半導体基板上全面に等方性
   を有する成膜技術により薄膜を形成する工程。 （ｂ）前記薄膜に、活性層のソース領域形成予定部分を
   露出する開口部であってその縁の一部がゲート電極と接
   する開口部を形成する工程。 （ｃ）該開口部形成済み薄膜をマスクとして前記活性層
   部分に不純物を導入する第１の不純物導入工程。 （ｄ）ソース領域形成後前記薄膜を異方性エッチングに
   よりエッチングし前記ゲート電極のドレイン領域側の側
   壁に前記薄膜の一部から成る側壁膜を形成する工程。 （ｅ）該側壁膜形成後前記活性層に対し不純物を導入す
   る第２の不純物導入工程。