JP2891562B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、装置内に形成されるキ
ャパシタの改良を図った半導体装置に関するものであ
り、例えば１つのトランジスタと１つのキャパシタから
なるメモリセルを有したダイナミックランダムアクセス
メモリ（以下ＤＲＡＭと称する）におけるメモリセルの
キャパシタの改良に関するものである。
ャパシタの改良を図った半導体装置に関するものであ
り、例えば１つのトランジスタと１つのキャパシタから
なるメモリセルを有したダイナミックランダムアクセス
メモリ（以下ＤＲＡＭと称する）におけるメモリセルの
キャパシタの改良に関するものである。
【０００２】
【従来の技術】従来の半導体装置のメモリセルの断面構
造を図５に示す。図５において、１は半導体基板であ
り、半導体基板１の表面には素子分離用の厚いフィール
ド酸化膜２が形成されている。さらにフィールド酸化膜
２に囲まれた半導体基板１の表面上にトランジスタ３及
びキャパシタ４が形成されている。トランジスタ３は半
導体基板１の表面上にゲート酸化膜５を介して形成され
たゲート電極６を備えている。ゲート電極６の周囲は絶
縁用のシリコン酸化膜７で覆われている。特にゲート電
極６の側壁に形成されたシリコン酸化膜７はいわゆるサ
イドウォール構造を構成している。また半導体基板１中
にはゲート電極６に自己整合する位置に低濃度のｎ- 不
純物領域８が形成されている。さらにシリコン酸化膜７
のサイドウォールに自己整合する位置に高濃度のｎ+ 不
純物領域９が形成されている。
造を図５に示す。図５において、１は半導体基板であ
り、半導体基板１の表面には素子分離用の厚いフィール
ド酸化膜２が形成されている。さらにフィールド酸化膜
２に囲まれた半導体基板１の表面上にトランジスタ３及
びキャパシタ４が形成されている。トランジスタ３は半
導体基板１の表面上にゲート酸化膜５を介して形成され
たゲート電極６を備えている。ゲート電極６の周囲は絶
縁用のシリコン酸化膜７で覆われている。特にゲート電
極６の側壁に形成されたシリコン酸化膜７はいわゆるサ
イドウォール構造を構成している。また半導体基板１中
にはゲート電極６に自己整合する位置に低濃度のｎ- 不
純物領域８が形成されている。さらにシリコン酸化膜７
のサイドウォールに自己整合する位置に高濃度のｎ+ 不
純物領域９が形成されている。
【０００３】キャパシタ４はポリシリコンからなるスト
レージノード１０とシリコン窒化膜１１ａと酸化膜１１
ｂからなる誘電体膜１１と、ポリシリコンからなるセル
プレート１２の積層構造を有している。このキャパシタ
は４はストレージノード１０がトランジスタ３の上部の
シリコン酸化膜７の上部及びフィールド酸化膜２の上部
にまで延びて形成されている。さらにストレージノード
１０の一部はトランジスタ３の一方のｎ+ 不純物領域９
に接続されている。そしてトランジスタ３やキャパシタ
４などの素子が形成された半導体基板１の表面上に層間
絶縁膜１３を形成したあと、所定の領域を開口して配線
１４が形成されている。
レージノード１０とシリコン窒化膜１１ａと酸化膜１１
ｂからなる誘電体膜１１と、ポリシリコンからなるセル
プレート１２の積層構造を有している。このキャパシタ
は４はストレージノード１０がトランジスタ３の上部の
シリコン酸化膜７の上部及びフィールド酸化膜２の上部
にまで延びて形成されている。さらにストレージノード
１０の一部はトランジスタ３の一方のｎ+ 不純物領域９
に接続されている。そしてトランジスタ３やキャパシタ
４などの素子が形成された半導体基板１の表面上に層間
絶縁膜１３を形成したあと、所定の領域を開口して配線
１４が形成されている。
【０００４】
【発明が解決しようとする課題】従来の半導体装置にお
いては、上記のようにポリシリコンからなるストレージ
ノード１０がトランジスタ３の上部シリコン酸化膜７の
上部及びフィールド酸化膜２の上部に接して形成されて
いる。シリコン窒化膜１１ａはＣＶＤ（ChemicalVapor
Deposition)法を用いて温度６００〜８００℃で堆積さ
れ、さらに酸化膜１１ｂはシリコン窒化膜１１ａを温度
７００〜１０００℃で熱酸化することにより形成されて
いる。このような構造を有する半導体装置においては、
図６(a) に示すようにポリシリコンからなるストレージ
ノード１０の表面にシリコン窒化膜１１ａ１を堆積する
とき、同時にシリコン酸化膜７の上部及びフィールド酸
化膜２の上部にシリコン窒化膜１１ａ２が堆積される。
ところが、図７に示すようにＣＶＤ法でシリコン酸化膜
の表面に堆積されるシリコン窒化膜の膜厚は、ポリシリ
コンまたはシリコン表面に堆積されるシリコン窒化膜の
膜厚に比べて薄い。このためシリコン窒化膜１１ａは図
６(a) に示すようにポリシリコンからなるストレージノ
ード１０の表面の厚いシリコン窒化膜１１ａ１と、シリ
コン酸化膜７及びフィールド酸化膜２の表面の薄いシリ
コン窒化膜１１ａ２から構成されることになる。そして
図６(a) に示すようなシリコン窒化膜１１ａを熱酸化す
ると、ストレージノード１０の表面のシリコン窒化膜１
１ａ１と同時にシリコン酸化膜７の上部及びフィールド
酸化膜２の表面のシリコン窒化膜１１ａ２が熱酸化され
る。このときシリコン窒化膜１１ａの一部が酸化膜１１
ｂに変化する（図６(b))。
いては、上記のようにポリシリコンからなるストレージ
ノード１０がトランジスタ３の上部シリコン酸化膜７の
上部及びフィールド酸化膜２の上部に接して形成されて
いる。シリコン窒化膜１１ａはＣＶＤ（ChemicalVapor
Deposition)法を用いて温度６００〜８００℃で堆積さ
れ、さらに酸化膜１１ｂはシリコン窒化膜１１ａを温度
７００〜１０００℃で熱酸化することにより形成されて
いる。このような構造を有する半導体装置においては、
図６(a) に示すようにポリシリコンからなるストレージ
ノード１０の表面にシリコン窒化膜１１ａ１を堆積する
とき、同時にシリコン酸化膜７の上部及びフィールド酸
化膜２の上部にシリコン窒化膜１１ａ２が堆積される。
ところが、図７に示すようにＣＶＤ法でシリコン酸化膜
の表面に堆積されるシリコン窒化膜の膜厚は、ポリシリ
コンまたはシリコン表面に堆積されるシリコン窒化膜の
膜厚に比べて薄い。このためシリコン窒化膜１１ａは図
６(a) に示すようにポリシリコンからなるストレージノ
ード１０の表面の厚いシリコン窒化膜１１ａ１と、シリ
コン酸化膜７及びフィールド酸化膜２の表面の薄いシリ
コン窒化膜１１ａ２から構成されることになる。そして
図６(a) に示すようなシリコン窒化膜１１ａを熱酸化す
ると、ストレージノード１０の表面のシリコン窒化膜１
１ａ１と同時にシリコン酸化膜７の上部及びフィールド
酸化膜２の表面のシリコン窒化膜１１ａ２が熱酸化され
る。このときシリコン窒化膜１１ａの一部が酸化膜１１
ｂに変化する（図６(b))。
【０００５】シリコン窒化膜１１ａを薄膜化し、ポリシ
リコンまたはシリコン表面でシリコン窒化膜１１ａ１が
３０オングストローム程度になると、シリコン窒化膜１
１ａ２が２０オングストローム程度になり、シリコン窒
化膜１１ａ１より先にシリコン窒化膜１１ａ２が熱酸化
により消失し酸化膜１１ｂ２に変化してしまう（図６
(c) ）。すると酸化剤（酸素や水蒸気）が１５の地点か
ら酸化膜１１ｂ２を通過してポリシリコンからなるスト
レージノード１０を酸化する。ポリシリコンは窒化膜に
比し酸化速度が圧倒的に速いために、図６(d) に示すよ
うにストレージノード１０に侵入して酸化膜１１ｃが形
成される。ＳｉＯ2 の侵入距離は酸化膜１１ｂ１を形成
するための酸化時間と、窒化膜１１ａの膜厚の関数とな
り、一概に決められないが、窒化膜１１ｂ１が３０オン
グストロームのとき、最大侵入距離は３０００オングス
トロームないしストレージノード１０の厚みに等しい２
０００オングストロームとなる。この結果ストレージノ
ード１０の側壁部が厚い酸化膜１１ｃに覆われキャパシ
タ４の容量が低下してしまう。この容量の低下の割合は
次のようになる。即ち、１６ＭＤＲＡＭを想定した場
合、側壁部分の面積は全キャパシタ面積の約２０％であ
る。ＳｉＯ2 の侵入距離が側壁のみでおさまった場合
（＝２０００オングストローム）、容量の損失は約２０
％となる。
リコンまたはシリコン表面でシリコン窒化膜１１ａ１が
３０オングストローム程度になると、シリコン窒化膜１
１ａ２が２０オングストローム程度になり、シリコン窒
化膜１１ａ１より先にシリコン窒化膜１１ａ２が熱酸化
により消失し酸化膜１１ｂ２に変化してしまう（図６
(c) ）。すると酸化剤（酸素や水蒸気）が１５の地点か
ら酸化膜１１ｂ２を通過してポリシリコンからなるスト
レージノード１０を酸化する。ポリシリコンは窒化膜に
比し酸化速度が圧倒的に速いために、図６(d) に示すよ
うにストレージノード１０に侵入して酸化膜１１ｃが形
成される。ＳｉＯ2 の侵入距離は酸化膜１１ｂ１を形成
するための酸化時間と、窒化膜１１ａの膜厚の関数とな
り、一概に決められないが、窒化膜１１ｂ１が３０オン
グストロームのとき、最大侵入距離は３０００オングス
トロームないしストレージノード１０の厚みに等しい２
０００オングストロームとなる。この結果ストレージノ
ード１０の側壁部が厚い酸化膜１１ｃに覆われキャパシ
タ４の容量が低下してしまう。この容量の低下の割合は
次のようになる。即ち、１６ＭＤＲＡＭを想定した場
合、側壁部分の面積は全キャパシタ面積の約２０％であ
る。ＳｉＯ2 の侵入距離が側壁のみでおさまった場合
（＝２０００オングストローム）、容量の損失は約２０
％となる。
【０００６】すなわち、従来の半導体装置においては、
酸化膜１１ｃの発生がシリコン窒化膜１１ａと酸化膜１
１ｂからなる誘電体膜１１の薄膜化を律則してしまうと
いう問題があった。
酸化膜１１ｃの発生がシリコン窒化膜１１ａと酸化膜１
１ｂからなる誘電体膜１１の薄膜化を律則してしまうと
いう問題があった。
【０００７】本発明はこのような事情に鑑みてなされた
もので、キャパシタを構成するシリコン窒化膜と酸化膜
からなる誘電体膜をより薄膜化することのできる半導体
装置を提供するものである。
もので、キャパシタを構成するシリコン窒化膜と酸化膜
からなる誘電体膜をより薄膜化することのできる半導体
装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置は、キャパシタを構成するストレージノードと、上記
ストレージノード上に形成された、第１の誘電体膜とそ
の第１の誘電体膜を酸化して形成した第２の誘電体膜と
を有するキャパシタ誘電体膜と、上記ストレージノード
の端部の下部に形成されるとともに、上記ストレージノ
ードの上記端部にその終端部を有するシリコン窒化膜と
を備え、上記第１の誘電体膜を、上記シリコン窒化膜の
上記終端部の側壁部に形成することにより、ポリシリコ
ンからなるストレージノードの下部に、ストレージノー
ドに酸化膜が侵入するのを防止するためのシリコン窒化
膜層を設けたものである。
置は、キャパシタを構成するストレージノードと、上記
ストレージノード上に形成された、第１の誘電体膜とそ
の第１の誘電体膜を酸化して形成した第２の誘電体膜と
を有するキャパシタ誘電体膜と、上記ストレージノード
の端部の下部に形成されるとともに、上記ストレージノ
ードの上記端部にその終端部を有するシリコン窒化膜と
を備え、上記第１の誘電体膜を、上記シリコン窒化膜の
上記終端部の側壁部に形成することにより、ポリシリコ
ンからなるストレージノードの下部に、ストレージノー
ドに酸化膜が侵入するのを防止するためのシリコン窒化
膜層を設けたものである。
【０００９】
【作用】本発明においては、上述のように構成したこと
により、誘電膜形成用のシリコン窒化膜を酸化して酸化
膜と窒化膜の２重層によりキャパシタを構成する誘電体
膜を形成する際、酸化膜がシリコン窒化膜を突き破って
ストレージノードに侵入するのを防止でき、キャパシタ
を構成する誘電体膜を薄膜化することができる。
により、誘電膜形成用のシリコン窒化膜を酸化して酸化
膜と窒化膜の２重層によりキャパシタを構成する誘電体
膜を形成する際、酸化膜がシリコン窒化膜を突き破って
ストレージノードに侵入するのを防止でき、キャパシタ
を構成する誘電体膜を薄膜化することができる。
【００１０】
【実施例】以下、本発明の実施例を図について説明す
る。図１は本発明の一実施例に係る半導体装置を示す断
面図で、同図において、１は半導体基板で、この半導体
基板１の表面には素子分離用の厚いフィールド酸化膜２
が形成されている。さらにフィールド酸化膜２に囲まれ
た半導体基板１の表面上にはトランジスタ３及びキャパ
シタ４が形成されている。トランジスタ３は半導体基板
１の表面上にゲート酸化膜５を介して形成されたゲート
電極６を備えている。ゲート電極６の周囲は絶縁用のシ
リコン酸化膜７で覆われている。特にゲート電極６の側
壁に形成されたシリコン酸化膜７はいわゆるサイドウォ
ール構造を構成している。また半導体基板１中にはゲー
ト電極６に自己整合する位置に低濃度のｎ- 不純物領域
８が形成されている。さらにシリコン酸化膜７のサイド
ウォールに自己整合する位置に高濃度のｎ+ 不純物領域
９が形成されている。キャパシタ４はポリシリコンから
なるストレージノード１０とシリコン窒化膜１１ａと酸
化膜１１ｂからなる誘電体膜１１と、ポリシリコンから
なるセルプレート１２の積層構造を有している。このポ
リシリコンからなるストレージノード１０の下部にはシ
リコン窒化膜１６が形成されている。ストレージノード
１０の一部はトランジスタ３の一方のｎ+ 不純物領域９
に接続されている。そしてトランジスタ３やキャパシタ
４などの素子が形成された半導体基板１の表面上に層間
絶縁膜１３を形成した後、所定の領域を開口して配線１
４が形成されている。
る。図１は本発明の一実施例に係る半導体装置を示す断
面図で、同図において、１は半導体基板で、この半導体
基板１の表面には素子分離用の厚いフィールド酸化膜２
が形成されている。さらにフィールド酸化膜２に囲まれ
た半導体基板１の表面上にはトランジスタ３及びキャパ
シタ４が形成されている。トランジスタ３は半導体基板
１の表面上にゲート酸化膜５を介して形成されたゲート
電極６を備えている。ゲート電極６の周囲は絶縁用のシ
リコン酸化膜７で覆われている。特にゲート電極６の側
壁に形成されたシリコン酸化膜７はいわゆるサイドウォ
ール構造を構成している。また半導体基板１中にはゲー
ト電極６に自己整合する位置に低濃度のｎ- 不純物領域
８が形成されている。さらにシリコン酸化膜７のサイド
ウォールに自己整合する位置に高濃度のｎ+ 不純物領域
９が形成されている。キャパシタ４はポリシリコンから
なるストレージノード１０とシリコン窒化膜１１ａと酸
化膜１１ｂからなる誘電体膜１１と、ポリシリコンから
なるセルプレート１２の積層構造を有している。このポ
リシリコンからなるストレージノード１０の下部にはシ
リコン窒化膜１６が形成されている。ストレージノード
１０の一部はトランジスタ３の一方のｎ+ 不純物領域９
に接続されている。そしてトランジスタ３やキャパシタ
４などの素子が形成された半導体基板１の表面上に層間
絶縁膜１３を形成した後、所定の領域を開口して配線１
４が形成されている。
【００１１】さらに、本発明の一実施例による半導体装
置の製造方法を図２(a) 〜図２(f)を用いて詳細に説明
する。図２(a) において、半導体基板１の表面に素子分
離用の厚いフィールド酸化膜２を形成したあと、フィー
ルド酸化膜２に囲まれた半導体基板１の表面上にゲート
酸化膜５とゲート酸化膜５を介してゲート電極６及び、
ゲート電極６に自己整合する位置に低濃度のｎ- 不純物
領域８を形成する。ゲート電極６の周囲は絶縁用のシリ
コン酸化膜７で覆う。また半導体基板１中にはさらにシ
リコン酸化膜７のサイドウォールに自己整合する位置に
高濃度のｎ+ 不純物領域９を形成する。その後、図２
(b) において、シリコン窒化膜１６ａを、例えば７５０
℃の温度でＳｉＨ2 Ｃｌ2 ガスとＮＨ3 ガスの減圧ＣＶ
Ｄ法で形成する。次いで、図２(c) において、シリコン
窒化膜１６ａをフォトリソグラフィとエッチングにより
所定のパターンになるように加工する。その後、図２
(d) においてポリシリコン膜を減圧ＣＶＤ法で形成し、
所定のパターンにフォトリソグラフィとエッチングによ
り加工することによりストレージノード１０を形成す
る。図２(e) においてシリコン窒化膜を例えば７２０℃
の温度でＳｉＨ2 Ｃｌ2 ガスとＮＨ3 ガスの減圧ＣＶＤ
法で形成し、そのシリコン窒化膜を例えば９００℃の温
度で熱酸化する工程と、ポリシリコンを減圧ＣＶＤ法で
堆積する工程をへた後、所定のパターンにフォトリソグ
ラフィとエッチングにより加工することにより、シリコ
ン窒化膜１１ａと酸化膜１１ｂからなる誘電体膜１１、
及びポリシリコンからなるセルプレート１２を形成す
る。このポリシリコンからなるストレージノード１０の
下部にはシリコン窒化膜１６が形成されている。このス
トレージノード１０の一部はトランジスタ３の一方のｎ
+ 不純物領域９に接続されている。そしてトランジスタ
３やキャパシタ４などの素子が形成された半導体基板１
の表面上に減圧ＣＶＤ法でシリコン酸化膜を堆積し、所
定の領域を開口して配線１４が形成される。
置の製造方法を図２(a) 〜図２(f)を用いて詳細に説明
する。図２(a) において、半導体基板１の表面に素子分
離用の厚いフィールド酸化膜２を形成したあと、フィー
ルド酸化膜２に囲まれた半導体基板１の表面上にゲート
酸化膜５とゲート酸化膜５を介してゲート電極６及び、
ゲート電極６に自己整合する位置に低濃度のｎ- 不純物
領域８を形成する。ゲート電極６の周囲は絶縁用のシリ
コン酸化膜７で覆う。また半導体基板１中にはさらにシ
リコン酸化膜７のサイドウォールに自己整合する位置に
高濃度のｎ+ 不純物領域９を形成する。その後、図２
(b) において、シリコン窒化膜１６ａを、例えば７５０
℃の温度でＳｉＨ2 Ｃｌ2 ガスとＮＨ3 ガスの減圧ＣＶ
Ｄ法で形成する。次いで、図２(c) において、シリコン
窒化膜１６ａをフォトリソグラフィとエッチングにより
所定のパターンになるように加工する。その後、図２
(d) においてポリシリコン膜を減圧ＣＶＤ法で形成し、
所定のパターンにフォトリソグラフィとエッチングによ
り加工することによりストレージノード１０を形成す
る。図２(e) においてシリコン窒化膜を例えば７２０℃
の温度でＳｉＨ2 Ｃｌ2 ガスとＮＨ3 ガスの減圧ＣＶＤ
法で形成し、そのシリコン窒化膜を例えば９００℃の温
度で熱酸化する工程と、ポリシリコンを減圧ＣＶＤ法で
堆積する工程をへた後、所定のパターンにフォトリソグ
ラフィとエッチングにより加工することにより、シリコ
ン窒化膜１１ａと酸化膜１１ｂからなる誘電体膜１１、
及びポリシリコンからなるセルプレート１２を形成す
る。このポリシリコンからなるストレージノード１０の
下部にはシリコン窒化膜１６が形成されている。このス
トレージノード１０の一部はトランジスタ３の一方のｎ
+ 不純物領域９に接続されている。そしてトランジスタ
３やキャパシタ４などの素子が形成された半導体基板１
の表面上に減圧ＣＶＤ法でシリコン酸化膜を堆積し、所
定の領域を開口して配線１４が形成される。
【００１２】この実施例では、ストレージノードとなる
ポリシリコン１０の端部の下に窒化膜１６を形成し、こ
の窒化膜１６およびポリシリコン１０を覆うように窒化
膜１１ａを堆積し、この窒化膜１１ａを酸化して酸化膜
１１ｂを形成するようにしている。ポリシリコン上と窒
化膜上とでは窒化膜１１ｂの堆積速度がほぼ等しいの
で、ポリシリコン１０の側壁と窒化膜１６上とでは窒化
膜１１ａの厚みがほぼ等しく、この結果窒化膜１１ａの
酸化を行なっても酸化膜１１ｂがストレージノード内に
侵入することはない。このためキャパシタ４の容量を低
下させることなくシリコン窒化膜１１ａを薄膜化でき、
キャパシタを構成するシリコン窒化膜と酸化膜からなる
誘電体膜を薄膜化することができる。すなわちキャパシ
タを構成するシリコン窒化膜と酸化膜からなる誘電体膜
を薄膜化することができる半導体装置を提供することが
できた。
ポリシリコン１０の端部の下に窒化膜１６を形成し、こ
の窒化膜１６およびポリシリコン１０を覆うように窒化
膜１１ａを堆積し、この窒化膜１１ａを酸化して酸化膜
１１ｂを形成するようにしている。ポリシリコン上と窒
化膜上とでは窒化膜１１ｂの堆積速度がほぼ等しいの
で、ポリシリコン１０の側壁と窒化膜１６上とでは窒化
膜１１ａの厚みがほぼ等しく、この結果窒化膜１１ａの
酸化を行なっても酸化膜１１ｂがストレージノード内に
侵入することはない。このためキャパシタ４の容量を低
下させることなくシリコン窒化膜１１ａを薄膜化でき、
キャパシタを構成するシリコン窒化膜と酸化膜からなる
誘電体膜を薄膜化することができる。すなわちキャパシ
タを構成するシリコン窒化膜と酸化膜からなる誘電体膜
を薄膜化することができる半導体装置を提供することが
できた。
【００１３】さらに、図３に本発明のもう１つの実施例
を示す。図３は本発明の他の実施例にかかる半導体装置
を示す断面図で、同図において、半導体基板１の表面に
半導体素子分離用の厚いフィールド酸化膜２が形成され
ている。さらにフィールド酸化膜２に囲まれた半導体基
板１の表面上にはトランジスタ３及びキャパシタ４が形
成されている。トランジスタ３は半導体基板１の表面上
にゲート酸化膜５を介して形成されたゲート電極６を備
えている。ゲート電極６の周囲は絶縁用のシリコン酸化
膜７で覆われている。特にゲート電極６の側壁に形成さ
れたシリコン酸化膜７はいわゆるサイドウォール構造を
構成している。また、半導体基板１中にはゲート電極６
に自己整合する位置に低濃度のｎ- 不純物領域８が形成
されている。さらに、シリコン酸化膜７のサイドウォー
ルに自己整合する位置に高濃度のｎ+ 不純物領域９が形
成されている。キャパシタ４はポリシリコンからなるス
トレージノード１０とシリコン窒化膜１１ａと酸化膜１
１ｂからなる誘電体膜１１とポリシリコンからなるセル
プレート１２の積層構造を有している。このポリシリコ
ンからなるストレージノード１０の下部には図３に示す
ように、シリコン窒化膜１６が形成されている。ストレ
ージノード１０の一部はトランジスタ３の一方のｎ+ 不
純物領域９に接続されている。そして、トランジスタ３
やキャパシタ４などの素子が形成された半導体基板１の
表面上に層間絶縁膜１３を形成したあと、所定の領域を
開口して配線１４が形成されている。
を示す。図３は本発明の他の実施例にかかる半導体装置
を示す断面図で、同図において、半導体基板１の表面に
半導体素子分離用の厚いフィールド酸化膜２が形成され
ている。さらにフィールド酸化膜２に囲まれた半導体基
板１の表面上にはトランジスタ３及びキャパシタ４が形
成されている。トランジスタ３は半導体基板１の表面上
にゲート酸化膜５を介して形成されたゲート電極６を備
えている。ゲート電極６の周囲は絶縁用のシリコン酸化
膜７で覆われている。特にゲート電極６の側壁に形成さ
れたシリコン酸化膜７はいわゆるサイドウォール構造を
構成している。また、半導体基板１中にはゲート電極６
に自己整合する位置に低濃度のｎ- 不純物領域８が形成
されている。さらに、シリコン酸化膜７のサイドウォー
ルに自己整合する位置に高濃度のｎ+ 不純物領域９が形
成されている。キャパシタ４はポリシリコンからなるス
トレージノード１０とシリコン窒化膜１１ａと酸化膜１
１ｂからなる誘電体膜１１とポリシリコンからなるセル
プレート１２の積層構造を有している。このポリシリコ
ンからなるストレージノード１０の下部には図３に示す
ように、シリコン窒化膜１６が形成されている。ストレ
ージノード１０の一部はトランジスタ３の一方のｎ+ 不
純物領域９に接続されている。そして、トランジスタ３
やキャパシタ４などの素子が形成された半導体基板１の
表面上に層間絶縁膜１３を形成したあと、所定の領域を
開口して配線１４が形成されている。
【００１４】本実施例の効果を図３に示す実施例につい
て図４に従って詳細に説明する。本実施例の半導体装置
においては、ポリシリコンからなるストレージノード１
０の下部には約１００〜５００オングストローム厚のシ
リコン窒化膜１６が形成されている。シリコン窒化膜１
１ａはＣＶＤ法を用いて温度６００〜８００℃で堆積さ
れ、さらに酸化膜１１ｂはシリコン窒化膜１１ａを温度
７００〜１０００℃で熱酸化することにより形成されて
いる。
て図４に従って詳細に説明する。本実施例の半導体装置
においては、ポリシリコンからなるストレージノード１
０の下部には約１００〜５００オングストローム厚のシ
リコン窒化膜１６が形成されている。シリコン窒化膜１
１ａはＣＶＤ法を用いて温度６００〜８００℃で堆積さ
れ、さらに酸化膜１１ｂはシリコン窒化膜１１ａを温度
７００〜１０００℃で熱酸化することにより形成されて
いる。
【００１５】このような構造を有する半導体装置におい
ては、図４(a) に示すようにポリシリコンからなるスト
レージノード１０の表面にシリコン窒化膜１１ａ１を堆
積するとき、これと同時にシリコン窒化膜１６の表面に
シリコン窒化膜１１ａ１が堆積され、シリコン酸化膜７
の上部及びフィールド酸化膜２の上部にシリコン窒化膜
１１ａ２が堆積される。ところが図７に示すようにＣＶ
Ｄ法でシリコン酸化膜の表面に堆積されるシリコン窒化
膜の膜厚はポリシリコンまたはシリコン表面に堆積され
るシリコン窒化膜の膜厚に比べて薄い。また図には示さ
ないがシリコン窒化膜の表面に堆積されるシリコン窒化
膜の膜厚はポリシリコンまたはシリコン表面に堆積され
るシリコン窒化膜の膜厚と等しい。このためシリコン窒
化膜１１ａは図４(a) に示すようにポリシリコンからな
るストレージノード１０の表面及びシリコン窒化膜１６
の表面に厚いシリコン窒化膜１１ａ１と、シリコン酸化
膜７及びフィールド酸化膜２の表面の薄いシリコン窒化
膜１１ａ２から構成されることになる。このとき図４
(a) に示すようなシリコン窒化膜１１ａを熱酸化する
と、ストレージノード１０及びシリコン窒化膜１６の表
面にシリコン窒化膜１１ａ１と同時にシリコン酸化膜７
の上部及びフィールド酸化膜２の表面のシリコン窒化膜
１１ａ２が熱酸化される。このときシリコン窒化膜１１
ａの一部が酸化膜１１ｂに変化する（図４(d))。シリコ
ン窒化膜１１ａを薄膜化し、例えばポリシリコンまたは
シリコン表面でシリコン窒化膜１１ａ１が３０オングス
トローム程度になると、シリコン窒化膜１１ａ２が２０
オングストローム程度になり、シリコン窒化膜１１ａ１
により先にシリコン窒化膜１１ａ２が熱酸化により消失
し酸化膜１１ｂ２に変化してしてしまう（図４(c))。す
ると酸化剤（酸素や水蒸気）が１５の地点から酸化膜１
１ｂ２を通過するが、１５の地点の表面にはストレージ
ノードの酸化ストッパとしてのシリコン窒化膜１６が存
在しているので、図６(d) に示したポリシリコンからな
るストレージノード１０の酸化が発生しない。この結
果、ストレージノード１０の側壁部が図６(d) に示した
厚い酸化膜１１ｃで覆われないため、キャパシタ４の容
量を低下してしまうという現象が発生しない。このため
キャパシタ４の容量を低下させることなくシリコン窒化
膜１１ａを薄膜化でき、キャパシタを構成するシリコン
窒化膜と酸化膜からなる誘電体膜を薄膜化することがで
きる。すなわちキャパシタを構成するシリコン窒化膜と
酸化膜からなる誘電体膜を薄膜化することができる半導
体装置を提供することができた。
ては、図４(a) に示すようにポリシリコンからなるスト
レージノード１０の表面にシリコン窒化膜１１ａ１を堆
積するとき、これと同時にシリコン窒化膜１６の表面に
シリコン窒化膜１１ａ１が堆積され、シリコン酸化膜７
の上部及びフィールド酸化膜２の上部にシリコン窒化膜
１１ａ２が堆積される。ところが図７に示すようにＣＶ
Ｄ法でシリコン酸化膜の表面に堆積されるシリコン窒化
膜の膜厚はポリシリコンまたはシリコン表面に堆積され
るシリコン窒化膜の膜厚に比べて薄い。また図には示さ
ないがシリコン窒化膜の表面に堆積されるシリコン窒化
膜の膜厚はポリシリコンまたはシリコン表面に堆積され
るシリコン窒化膜の膜厚と等しい。このためシリコン窒
化膜１１ａは図４(a) に示すようにポリシリコンからな
るストレージノード１０の表面及びシリコン窒化膜１６
の表面に厚いシリコン窒化膜１１ａ１と、シリコン酸化
膜７及びフィールド酸化膜２の表面の薄いシリコン窒化
膜１１ａ２から構成されることになる。このとき図４
(a) に示すようなシリコン窒化膜１１ａを熱酸化する
と、ストレージノード１０及びシリコン窒化膜１６の表
面にシリコン窒化膜１１ａ１と同時にシリコン酸化膜７
の上部及びフィールド酸化膜２の表面のシリコン窒化膜
１１ａ２が熱酸化される。このときシリコン窒化膜１１
ａの一部が酸化膜１１ｂに変化する（図４(d))。シリコ
ン窒化膜１１ａを薄膜化し、例えばポリシリコンまたは
シリコン表面でシリコン窒化膜１１ａ１が３０オングス
トローム程度になると、シリコン窒化膜１１ａ２が２０
オングストローム程度になり、シリコン窒化膜１１ａ１
により先にシリコン窒化膜１１ａ２が熱酸化により消失
し酸化膜１１ｂ２に変化してしてしまう（図４(c))。す
ると酸化剤（酸素や水蒸気）が１５の地点から酸化膜１
１ｂ２を通過するが、１５の地点の表面にはストレージ
ノードの酸化ストッパとしてのシリコン窒化膜１６が存
在しているので、図６(d) に示したポリシリコンからな
るストレージノード１０の酸化が発生しない。この結
果、ストレージノード１０の側壁部が図６(d) に示した
厚い酸化膜１１ｃで覆われないため、キャパシタ４の容
量を低下してしまうという現象が発生しない。このため
キャパシタ４の容量を低下させることなくシリコン窒化
膜１１ａを薄膜化でき、キャパシタを構成するシリコン
窒化膜と酸化膜からなる誘電体膜を薄膜化することがで
きる。すなわちキャパシタを構成するシリコン窒化膜と
酸化膜からなる誘電体膜を薄膜化することができる半導
体装置を提供することができた。
【００１６】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、キャパシタを構成するストレージノード
と、上記ストレージノード上に形成された、第１の誘電
体膜とその第１の誘電体膜を酸化して形成した第２の誘
電体膜とを有するキャパシタ誘電体膜と、上記ストレー
ジノードの端部の下部に形成されるとともに、上記スト
レージノードの上記端部にその終端部を有するシリコン
窒化膜とを備え、上記第１の誘電体膜を、上記シリコン
窒化膜の上記終端部の側壁部に形成することにより、半
導体装置内に形成されるキャパシタを、誘電体膜を形成
する際の酸化によりストレージノード内に酸化膜が侵入
するのを防止するためのシリコン窒化膜上に形成して、
誘電体膜の薄膜化を図るようにしたので、キャパシタ容
量の低下を招くことなく誘電体膜を薄膜化できる効果が
ある。
置によれば、キャパシタを構成するストレージノード
と、上記ストレージノード上に形成された、第１の誘電
体膜とその第１の誘電体膜を酸化して形成した第２の誘
電体膜とを有するキャパシタ誘電体膜と、上記ストレー
ジノードの端部の下部に形成されるとともに、上記スト
レージノードの上記端部にその終端部を有するシリコン
窒化膜とを備え、上記第１の誘電体膜を、上記シリコン
窒化膜の上記終端部の側壁部に形成することにより、半
導体装置内に形成されるキャパシタを、誘電体膜を形成
する際の酸化によりストレージノード内に酸化膜が侵入
するのを防止するためのシリコン窒化膜上に形成して、
誘電体膜の薄膜化を図るようにしたので、キャパシタ容
量の低下を招くことなく誘電体膜を薄膜化できる効果が
ある。
【図１】本発明に係る半導体装置の一実施例を示す断面
図である。
図である。
【図２】図１の実施例に示す半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３】本発明にかかる半導体装置の他の実施例を示す
断面図である。
断面図である。
【図４】図３に示す実施例の効果を説明する断面図であ
る。
る。
【図５】従来の半導体装置のメモリセルの断面構造図で
ある。
ある。
【図６】図５に示す従来の半導体装置について本発明が
解決しようとする課題を説明する断面図である。
解決しようとする課題を説明する断面図である。
【図７】減圧ＣＶＤ法でシリコン酸化膜の表面及びポリ
シリコンまたはシリコン表面に堆積されるシリコン窒化
膜の膜厚とシリコン窒化膜の堆積時間の関係を示す図で
ある。
シリコンまたはシリコン表面に堆積されるシリコン窒化
膜の膜厚とシリコン窒化膜の堆積時間の関係を示す図で
ある。
１ 半導体基板 ２ 素子分離用の厚いフィールド酸化膜 ３ トランジスタ ４ キャパシタ ５ ゲート酸化膜 ６ ゲート酸化膜５を介して形成されたゲート電極 ７ 絶縁用のシリコン酸化膜 ８ 低濃度のｎ- 不純物領域 ９ 高濃度のｎ+ 不純物領域 １０ ポリシリコンからなるストレージノード １１ キャパシタ誘電体膜 １１ａ，１１ａ１，１１ａ２ シリコン窒化膜 １１ｂ，１１ｂ２，１１ｂ２ シリコン酸化膜 １２ ポリシリコンからなるセルプレート １３ 層間絶縁膜 １４ 配線 １５ ポリシリコンからなるストレージノードの表面の
シリコン窒化膜１１ａ２が熱酸化により消失し酸化膜１
１ｂ２に変化してしまった地点 １６ ストレージノード下部のシリコン窒化膜
シリコン窒化膜１１ａ２が熱酸化により消失し酸化膜１
１ｂ２に変化してしまった地点 １６ ストレージノード下部のシリコン窒化膜
フロントページの続き (56)参考文献 特開 昭63−193555（ＪＰ，Ａ) 特開 平１−96949（ＪＰ，Ａ) 特開 昭63−293967（ＪＰ，Ａ) 特開 平２−81470（ＪＰ，Ａ) 特開 平３−19369（ＪＰ，Ａ) 特開 平３−35554（ＪＰ，Ａ) 特開 平２−77154（ＪＰ，Ａ) 特開 平２−186632（ＪＰ，Ａ) 特開 平４−234163（ＪＰ，Ａ) 特開 平４−318966（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 キャパシタを構成するストレージノード
と、 上記ストレージノード上に形成された、第１の誘電体膜
とその第１の誘電体膜を酸化して形成した第２の誘電体
膜とを有するキャパシタ誘電体膜と、 上記ストレージノードの端部の下部に形成されるととも
に、上記ストレージノードの上記端部にその終端部を有
するシリコン窒化膜とを備え、 上記第１の誘電体膜を、上記シリコン窒化膜の上記終端
部の側壁部に形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141457A JP2891562B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141457A JP2891562B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348069A JPH04348069A (ja) | 1992-12-03 |
| JP2891562B2 true JP2891562B2 (ja) | 1999-05-17 |
Family
ID=15292347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141457A Expired - Fee Related JP2891562B2 (ja) | 1991-05-16 | 1991-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891562B2 (ja) |
-
1991
- 1991-05-16 JP JP3141457A patent/JP2891562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348069A (ja) | 1992-12-03 |
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