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JP2893009B2 - メモリ・アプリケーション用の絶縁性の高い複合薄膜 - Google Patents
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JP2893009B2 - メモリ・アプリケーション用の絶縁性の高い複合薄膜 - Google Patents

メモリ・アプリケーション用の絶縁性の高い複合薄膜

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JP2893009B2 JP10004774A JP477498A JP2893009B2 JP 2893009 B2 JP2893009 B2 JP 2893009B2 JP 10004774 A JP10004774 A JP 10004774A JP 477498 A JP477498 A JP 477498A JP 2893009 B2 JP2893009 B2 JP 2893009B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高度なメモリ・ア
プリケーションに有用な複合絶縁構造の製造方法、及び
この複合絶縁構造を含む半導体デバイスに関連する。ま
た本発明は、シリコン窒化物薄膜内に相互拡散された、
ＴｉＯ2またはＴａ2Ｏ5などの金属酸化物を含む絶縁性
の高い複合材料に関連する。
【０００２】
【従来の技術】高度なメモリ・アプリケーションの分野
では、１ギガバイト（Ｇｂ）世代及びこれ以降の世代の
メモリ・チップの容量に関する要求は、この分野の技術
が立ち向かう重要な課題の１つであり、また今後も重要
な課題であり続けるだろう。現在のメモリ技術において
（積層型であれトレンチ型であれ）、記憶ノード絶縁物
の一部として最も一般的に使用される材料は、ほとんど
がシリコン窒化物（Ｓｉ3Ｎ4）である。一般的にシリコ
ン窒化物は、低圧化学蒸着法（ＬＰＣＶＤ）技術を使用
して約４〜５ｎｍの厚さに付着させる。このような材料
は、一般的に約６〜７の実効誘電率をもつ。しかし当技
術分野で、１Ｇｂ及びこれ以上のメモリ・セル密度の使
用に進むにつれて、Ｓｉ3Ｎ4の実効誘電率は、適切な電
荷の保管に関して一連の問題を提起している。将来の動
的ランダム・アクセス・メモリ（ＤＲＡＭ）セルにおい
て起こりうるこの電荷消失を補うために、より深いトレ
ンチをエッチングすること、またはシリコン窒化物層の
厚さを減らすことが提案された。積層コンデンサの場
合、電荷消失の可能性を克服するためにより高い保管シ
リンダが開発された。
【０００３】しかし上記の提案のいずれにも、特別に好
ましいものはない。例えばより深いトレンチのエッチン
グは、プロセス時間とコストを増加させ、一方シリコン
窒化物薄膜の厚さの縮小は、窒化物薄膜を通過する漏洩
が増加する可能性がある。
【０００４】高度なメモリ・デバイスにシリコン窒化物
を使用する代替法として、酸化タンタル（Ｔａ2Ｏ5）、
及びバリウム・ストロンチウム・チタン（ＢＳＴＯ）な
どの金属酸化物を含む高誘電率材料が、主要な積層コン
デンサに使用される対象となった。高誘電率材料の使用
は、例えば以下のものに開示されている。Ｈｓｉｅｈ他
の米国特許第４，４３２，０３５号、Ｒｏｂｅｒｔｓ他
の米国特許第４，４６４，７０１号、Ｍａｔｈｅｗｓの
米国特許第５，３６２，６３２号、ＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、
Ｖｏｌ．２６、Ｎｏ．１０Ｂ、１９８４年３月、ページ
５５２７〜５５２９、題目「Ｆｏｒｍａｔｉｏｎ ｏｆ
Ｔｈｅｒｍａｌｌｙ Ｓｔａｂｌｅ Ｔａ2Ｏ5 Ｆｉ
ｌｍｓ」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈ
ｅｍｉｃａｌ Ｓｏｃｉｅｔｙ：Ｓｏｌｉｄ−Ｓｔａｔ
ｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ、ページ１４０５〜
１４１０、１９８６年７月、ＩＢＭ Ｔｅｃｈｎｉｃａ
ｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、Ｖｏｌ．
３２、Ｎｏ．４Ｂ、１９８９年９月、ページ３４３〜３
４４、題目「Ｐｒｏｃｅｓｓ ｆｏｒ Ｆａｂｒｉｃａ
ｔｉｎｇ Ｓｍａｌｌ Ｈｉｇｈ Ｖａｌｕｅ Ｃａｐ
ａｃｉｔｏｒｓ」、及びＲｏｂｅｒｔｓ他の記事、題目
「Ｄｅｐｏｓｉｔｉｏｎ ａｎｄ Ｐｒｏｐｅｒｔｉｅ
ｓ ｏｆＵｌｔｒａ−Ｔｈｉｎ Ｈｉｇｈ Ｄｉｅｌｅ
ｃｔｒｉｃ ＣｏｎｓｔａｎｔＩｎｓｕｌａｔｏｒ
ｓ」、Ｅｍｅｒｇｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｔｅｃｈｎｏｌｏｇｙ、ＡＳＴＭ ＳＴＰ ９６０、
Ｄ．Ｃ．Ｇｕｐｔａ ＆ Ｐ．Ｈ．Ｌａｎｇｅｒ、Ｅｄ
ｓ．Ａｍｅｒ．Ｓｏｃ． ｆｏｒ ＴｅｓｔｉｎｇＭａ
ｔｅｒｉａｌｓ、１９８６年、ページ１３７〜１４９な
どである。
【０００５】高度なメモリ・アプリケーションにおい
て、現在このような高誘電率材料が開発されたが、これ
らの材料には次のような欠点がある。第１に、薄膜（＜
３０ｎｍ）として使用するとき、上記の高絶縁性金属酸
化物材料には大きな漏洩電流が存在する。第２に、従来
の高誘電率材料は分極疲労を示す。これは、「書き込
み」状態と「読み取り」状態との間の切り換え能力の劣
化の存在を意味する。更に従来の金属酸化物ベースの絶
縁物と一緒に使用される電極構成は、プラチナやパラジ
ウムなどの貴金属が実装されるので、コストがかかりす
ぎる場合がある。
【０００６】上記により、従来の絶縁性金属酸化物ベー
スの材料に伴う上記の欠点を克服し、なおかつＳｉ3Ｎ4
のもつ堅牢な性質を維持するような、高度なメモリ・ア
プリケーションで使用するための、新しい絶縁材料の開
発がなお必要である。
【０００７】
【発明が解決しようとする課題】本発明の１つの目的
は、高度なメモリ・アプリケーションに使用する、絶縁
性の高い複合構造の製造方法を提供することである。
【０００８】本発明の他の目的は、Ｓｉ3Ｎ4の堅牢な品
質を維持しながら高誘電率をもつ、新しい記憶用絶縁材
料の製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記の目的及びその他の
目的は、本発明の方法により達成できる。即ち本発明の
１つの実施例は、以下のステップを含む。 （ａ）Ｓｉ3Ｎ4層を半導体基板の上面に付着させるステ
ップ。 （ｂ）前記Ｓｉ3Ｎ4層上に金属層を形成するステップ。 （ｃ）前記Ｓｉ3Ｎ4層内に相互拡散された金属シリサイ
ド層を形成するための十分な条件の下で、ステップ
（ｂ）で形成された複合体をアニールするステップ。 （ｄ）金属シリサイド相互拡散層を金属酸化物を含む層
に転化するための十分な条件の下で、ステップ（ｃ）で
生成された複合体を酸化するステップ。
【００１０】本発明の上記の実施例に従うと、アニーリ
ング・ステップはＨｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｎ2、Ｈ2な
どの非酸化環境内で実施されるべきである。本発明のオ
プションの実施例では、複合体の酸化の前に、アニーリ
ング・ステップに続いてその場での（ｉｎ−ｓｉｔｕ）
酸化ステップが実施されることもある。
【００１１】本発明の他の実施例では、Ｎ2環境が使用
される場合、アニーリング・ステップの実施前、または
アニーリング・ステップ中に、金属窒化物のキャップが
金属層の上に設けられる。この金属窒化物のキャップ
は、前記酸化ステップの前に除去される。本発明のこの
実施例に従うと、アニーリング・ステップは多様な環境
の中で実施できる。
【００１２】本発明で使用される金属は、約１０から約
６００までの誘電率をもつ金属酸化物を提供できるもの
として周知の金属である。本発明での使用に適した金属
はＴｉ、Ｔａ、Ｂａ、Ｓｒ、Ｚｒ、Ｈｆ、Ｎｂ、Ｖ、Ｐ
ｂ、及びＣｒを含むが、これらに限定されるものではな
い。ＢａＳｒＴｉ及びＰｂＺｒＴｉなどの上記の金属の
合金も考慮される。
【００１３】本発明のまた別の実施例では、Ｓｉ3Ｎ4層
を付着させる前に半導体基板のクリーニング・ステップ
が実施される。このクリーニング・ステップは、半導体
基板内に元から存在する酸化物を除去するための十分な
条件の下で、最初に半導体基板をエッチングし、次にエ
ッチングされた半導体基板に窒化プロセスを施すことに
より実施できる。
【００１４】本発明は、Ｓｉ3Ｎ4薄膜内に相互拡散され
たＴｉＯ2、またはＴａ2Ｏ5などの金属酸化物を含む複
合絶縁材料も提供する。上記に定義された方法に従って
製造される本発明の複合絶縁材料は、高い誘電率をも
つ。
【００１５】本発明はコンデンサ、ＤＲＡＭセル、メモ
リ・チップなどの、本発明の複合絶縁材料を内部に含む
半導体デバイスも提供する。このようなデバイスは、Ｄ
ＲＡＭセルなどの高度なメモリ・アプリケーションでの
使用に非常に適している。
【００１６】
【発明の実施の形態】上記のように本発明の１つの特徴
は、高度なメモリ・アプリケーションで使用するため
の、Ｓｉ3Ｎ4の堅牢な品質を保ちながら高い誘電率をも
つ、複合絶縁構造の製造方法に関連する。
【００１７】次に、図を参照しながら本発明を説明す
る。各図中の同様な要素には同じ番号が付けられている
ことに注意されたい。
【００１８】図１〜図５を参照すると、これらの図は、
複合絶縁構造の製造段階において本発明で採用される各
ステップを示す。図１〜図５は金属窒化物キャップが複
合体に設けられる実施例を示すが、下記に示す詳細な説
明は、金属窒化物キャップが使用されない場合にも適用
できる点に注意されたい。最初に図１は、半導体基板１
２の上面にＳｉ3Ｎ4層１４を付着させた後の複合絶縁構
造１０の断面図を示す。Ｓｉ3Ｎ4層１４は、当分野に知
識をもつ当業者に周知の付着技術を使用して、半導体基
板１４の上面に付着される。例えば、低圧化学蒸着法
（ＬＰＣＶＤ）、またはプラズマ化学蒸着法（ＰＥＣＤ
Ｖ）などの化学蒸着法（ＣＶＤ）を使用して、Ｓｉ3Ｎ4
層１４を半導体基板１２の上面に付着できる。Ｓｉ3Ｎ4
層１４を半導体基板１２の上面に付着させるために、上
記で説明した技術以外の付着技術も使用できる。
【００１９】一般的に本発明では、厚さが約５０オング
ストロームから約２００オングストロームのＳｉ3Ｎ4の
薄い層を半導体基板１２の上面に付着させる。付着され
たＳｉ3Ｎ4層１４の厚さが、約５０オングストロームか
ら約１００オングストロームであることが更に望まし
い。
【００２０】当分野に知識をもつ当業者に周知の半導体
基板は、すべて本発明に使用できる。一般的に半導体基
板１２はシリコンで構成され、このシリコンはドープさ
れたものであっても、ドープされないものであってもよ
い。本発明において半導体基板１２の厚さは、重要な制
約事項ではない。したがって、半導体基板の厚さは製造
されるデバイスによって変えることができる。
【００２１】半導体基板１２はそのまま使用される場合
も、また上面にＳｉ3Ｎ4層１４を付着させる前にクリー
ニング・ステップを実施してから使用される場合もあ
る。本発明でクリーニング・ステップが実施されるとき
は、半導体基板上に元から存在する酸化物を除去するた
めに必要な周知の技術と条件を使用して、最初に半導体
基板１２がエッチングされる。半導体基板にエッチング
を施した後に、エッチングされた半導体基板は、事前に
窒化する表面を形成するための効果的な条件の下で、適
切な長さの時間をかけて窒化される。一般的に窒化プロ
セスは短時間熱プロセスであり、約７００℃から１００
０℃の間の温度で、約１０秒から１２０秒間の時間で行
われる。窒化プロセスに使用される環境は、通常はアン
モニア（ＮＨ3）ガス中であるが、一酸化二窒素（Ｎ
2Ｏ）も使用できる。
【００２２】図２は、本発明で採用される次の２ステッ
プを示す。即ち、半導体基板１２上にＳｉ3Ｎ4層１４を
付着させた後に、層１４の上面に金属層１６が形成され
る。
【００２３】金属層１６は、当分野に知識をもつ当業者
には周知の技術により形成される。例えば金属層１６
は、スパッタリング、化学蒸着法、またはイオン注入な
どにより形成される。上記の技術の中でスパッタリング
及び化学蒸着法が、金属層１６の形成手段として非常に
好ましい。本発明に従うと、金属層１６は一般的に約５
０オングストロームから約５００オングストロームの厚
さをもつ。更に好ましくは、金属層１６は、約５０オン
グストロームから約３００オングストロームの厚さであ
る。
【００２４】金属層１６の形成に使用される金属は、誘
電率が約１０から約６００である金属酸化物を形成でき
る金属である。本発明に使用するために適した金属に
は、Ｔｉ、Ｔａ、Ｓｒ、Ｂａ、Ｚｒ、Ｈｆ、Ｎｂ、Ｖ、
Ｐｂ、及びＣｒが含まれるが、これらに限定するもので
はない。これらの金属は、その酸化物が（ｉ）高温及び
Ｏ2環境内で安定性があり、（ｉｉ）絶縁体的な属性を
もち、（ｉｉｉ）誘電率が高いために本発明で使用され
る。ＢａＳｔＴｉやＰｂＺｒＴｉなどのこれらの金属の
合金も考慮される。上記の金属の中でもＴｉ及びＴａが
特に望ましいが、Ｔｉは最も望ましい金属である。
【００２５】本発明の次のステップでは、図２で示すよ
うに金属窒化物のキャップ１８が金属層１６の上に設け
られる。金属窒化物キャップ１８は、上記の金属層１６
の形成に使用されたものと同じ金属を使用して、同じ技
術により形成される。Ｎ2環境が使用される場合は、金
属窒化物キャップはアニーリングの前、またはアニーリ
ング中に金属層上に形成されることもある。金属窒化物
キャップは、シリコン窒化物内部に拡散される金属の酸
化を防ぐために本発明で使用される。したがって、金属
窒化物キャップは環境からの保護層として働く。好まし
い金属窒化物キャップはＴｉＮである。キャップ１８の
厚さは一般的に約５０オングストロームから約１０００
オングストロームであるが、約５０オングストロームか
ら約５００オングストロームが更に好ましい厚さであ
る。
【００２６】キャップ１８を金属層１６上に形成した後
で、図２に示す複合体は、Ｓｉ3Ｎ4層１４内部に相互拡
散される金属シリサイド層２０を形成するための十分な
条件の下で、アニーリングされる。Ｔｉが金属層として
使用されているときは、チタニウム・シリサイド、即ち
Ｔｉ5Ｓｉ3がＳｉ3Ｎ4層１４内に相互拡散される。金属
シリサイド層２０を含むアニーリングされた複合体を図
３に示す。
【００２７】本発明で採用されるアニーリング・ステッ
プは、一般的にＨ2及びＮ2の混合ガス内で、温度は約４
００℃から約９００℃、時間は約１分から約１時間の間
で実施される。本発明で採用するアニーリング・ステッ
プは、更に好ましくは温度が約５００℃から８００℃、
時間が約１分から約１時間で行われる。Ｈ2及びＮ2の混
合ガスの他に、不活性ガス環境または他の非酸化環境な
どの環境も、アニーリング・ステップに採用できる。金
属窒化物キャップが使用されていない場合は、アニーリ
ング・プロセスを不活性ガス環境で実施することが望ま
しい点に注意されたい。
【００２８】本発明の方法の次のステップは、図４に示
すキャップ１８の除去である。金属窒化物キャップは、
当分野に知識をもつ当業者に周知の方法で除去できる。
例えば、ドライ・エッチングまたは化学的エッチング技
術が使用できる。キャップ１８の除去に使用できる適切
なドライ・エッチング技術は、反応性イオン・エッチン
グ（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢ
Ｅ）、レーザー除去などを含む。
【００２９】化学的エッチングが採用されるときは、当
分野に知識をもつ当業者に周知のキャップ１８をエッチ
ングできる腐食剤は、すべて本発明で使用できる。これ
らの腐食剤の一般的な例には、Ｈ2Ｏ2、ＮＨ4ＯＨ、燐
酸、クロム酸、硝酸、及びこれらの混合物が含まれる
が、これらに限定するものではない。腐食剤は小量の水
と混ぜて使用することもできる。上記の化学的腐食剤の
中でも、Ｈ2Ｏ2、ＮＨ4ＯＨ及びＨ2Ｏの混合物が非常に
望ましい。この好ましい混合物の構成要素の比率は、一
般的にそれぞれが約１：１：５の割合である。
【００３０】キャップ１８が除去された後に、複合構造
は金属シリサイド層２０が金属酸化物層２２に転化する
ための十分な条件の下で酸化される。例えばＴｉが使用
されているときは、チタニウム・シリサイド層がＴｉＯ
2層に転化される。本発明の最終的複合絶縁構造であ
る、酸化された複合絶縁構造を図５に示す。
【００３１】本発明で採用される酸化ステップには、一
般的に約７００℃から約１１５０℃の温度で、約１秒か
ら約２分の間実施される短時間熱酸化プロセスが含まれ
る。このアニーリング・ステップが約８００℃から約１
１５０℃の温度で、約３０秒から約１２０秒の間実施さ
れることが更に望ましい。金属拡散窒化物の酸化プロセ
スの更に好ましい方法は、湿式酸化プロセスである。こ
れは一般的に、約７００℃から約１０００℃の温度で、
約１分から約１時間の間実施される。
【００３２】上記のように、本発明の方法は金属窒化物
キャップを使用する必要なしに適用できる。金属窒化物
キャップを必要としない本発明のこの実施例では、複合
体のアニーリングは不活性ガス環境内で、金属付着処理
の直後に実施される。複合体は酸化ステップが実施され
る前に、オプションでアニーリングの後に続けてその場
での酸化ステップが行われる場合がある。本発明のこの
特徴で採用されるアニーリングの条件及び温度は、酸化
パラメータと同様に、すでに説明したものと同じであ
り、複合体の酸化の前に金属がシリコン窒化物内に拡散
できる条件、温度及びパラメータである。
【００３３】本発明のもう１つの特徴に従い、複合絶縁
材料が提供される。本発明の複合絶縁材料は、Ｓｉ3Ｎ4
層内に相互拡散されたＴｉＯ2またはＴａ2Ｏ5などの金
属酸化物の層を含む。
【００３４】本発明の複合絶縁材料は約８から約１０の
誘電率をもち、これはＳｉ3Ｎ4の誘電率（約６から７）
より高い。
【００３５】本発明のもう１つの特徴に従い、本発明の
複合絶縁材料を含むコンデンサ、ＤＲＡＭセルなどの半
導体デバイスが提供される。本発明の複合絶縁材料を含
むこれらのデバイスは、高度なメモリ・アプリケーショ
ンでの使用に非常に適している。更に本発明の絶縁性の
高い複合材料は、Ｔａ2Ｏ5絶縁複合体を形成するときに
一般的に使用される、高価なプレート材料または電極材
料を使用する必要なしに、スタックＤＲＡＭまたはトレ
ンチＤＲＡＭの技術で使用できる。
【００３６】本発明が意図する単純なコンデンサ・デバ
イスは、１組の金属またはシリコンのコンタクト層の間
に、本発明の方法に従って形成された絶縁複合構造を含
む。コンタクト層として使用するために適した金属には
Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｔａ、Ａｇ、Ａｕなどが含まれ
るが、これらに限定するものではない。これらの金属の
合金でＳｉの含まれるもの、または含まれないものも考
慮される。これらの金属の中でも、Ａｌが特に好まし
い。
【００３７】下記に示す例は、本発明の範囲を例示する
ものである。これは実例の紹介を意図するだけのもので
あり、この中で実現される本発明はこの例に限定される
ものではない。
【００３８】
【実例】高誘電率ＴｉＯ2−Ｓｉ3Ｎ4複合構造が、本発
明の方法に従って作成された。詳細には、最初に厚さが
７５オングストロームのＳｉ3Ｎ4薄膜を、ＬＰＣＶＤを
用いてシリコン半導体基板の上面に付着させることによ
り、ＴｉＯ2−Ｓｉ3Ｎ4複合構造が形成された。次に１
００オングストロームのＴｉ及び４００オングストロー
ムのＴｉＮで構成される金属スタックが、Ｓｉ3Ｎ4層の
上面に形成された。上記のようにして形成された構造
は、次に約６００℃で約１時間の成形ガス・アニーリン
グ・プロセスを使用してアニーリングされる。次にＨ2
Ｏ、ＮＨ4ＯＨ、及びＨ2Ｏ2の５：１：１の腐食混合剤
を使用して、アニーリングされた構造をエッチングする
ことにより、ＴｉＮキャップが除去された。次にエッチ
ングされた複合体に、１０５０℃で６０秒間の短時間熱
酸化プロセスが実施された。
【００３９】酸化が実施された後で、約０．０００４８
７ｃｍ2から約０．１９６ｃｍ2の範囲の大きさのＡｌド
ットが、ウェハの表面上に付着され、ブランケットＡｌ
薄膜が、裏側コンタクトのためにウェハの裏面上に付着
された。
【００４０】表１は管理されたウェハ（８０オングスト
ローム±８オングストローム ＬＰＣＶＤ Ｓｉ3Ｎ4）
及び本発明の複合絶縁構造の、測定された容量（１ＭＨ
Ｚ）及び等価誘電率を示す。本発明の複合絶縁材料の誘
電率は、管理されたサンプルの誘電率の約１．５倍から
２倍である。
【表１】
【００４１】本発明の複合絶縁材料は、次に偏光解析法
（屈折率）及びＴＥＭ（平面図及び断面図）により特徴
が調べられた。図６は、本発明の複合絶縁材料を含むＡ
ｌドット・コンデンサ構造のＴＥＭ断面図を示す。図７
は、本発明の複合絶縁材料のＴＥＭ平面図を示す。
【００４２】複合体のＴＥＭ断面図は、厚さが８０オン
グストロームから１２０オングストロームの範囲の、や
や凹凸のある複合薄膜を示す。しかし、Ｔｉがシリコン
窒化物内部に相互拡散され、その後酸化されてＴｉＯ2
が形成された形跡を示している。ＴＥＭ断面図は実際に
３層を示している。即ち、（１）ほぼ１０オングストロ
ームの底部酸化物、（２）５０オングストロームの窒化
物薄膜、ならびに（３）約２０〜２５オングストローム
の薄い「明るい（ｌｉｇｈｔ）」均一の材料、及び４０
オングストロームの厚さのＴｉＯ2のアイランドの３層
である。底部酸化物は、本質的には窒化物の付着プロセ
ス前の事前クリーニング・プロセス中に除去されなかっ
た、元から存在した酸化物である。したがって、これら
の実験に使用された７５オングストロームの窒化物は、
実際には１０オングストロームの酸化物と６５オングス
トロームの窒化物からなる。図６に５０オングストロー
ムの窒化物が観測されるので、約１５オングストローム
の窒化物が、ＴｉＯ2層を形成するために使用されたこ
とが推測できる。
【００４３】平面図ＴＥＭは、ＴｉＯ2のアイランド
（ｉｓｌａｎｄｓ）が高誘電率ルチル（ｒｕｔｉｌｅ）
構造の結晶であることを示す。しかし、ＴｉＯ2アイラ
ンドの下の薄い「明るい」均一の材料は、やはり複合薄
膜の高誘電率に寄与する、ＴｉＯ2がドープされたＳｉ
Ｎ、またはＴｉＯ2がドープされたＳｉＯ2であると立証
される。この結論は、次の３つの観察より引き出され
る。第１に、「残留（ｒｅｓｉｄｕａｌ）」ＴｉＯ2粒
の密度があまり高くなく（多くて５〜１０％）、またほ
とんどが不連続である。第２に、この特定のウェハで測
定された屈折率が１．４０である。ＴｉＯ2薄膜の屈折
率は２．２０であり、一方Ｓｉ3Ｎ4薄膜の屈折率は２．
００である。第３に、薄い「更に明るい（ｌｉｇｈｔｅ
ｒ）」均一の材料は、Ａｌドットの下で連続している。
実際、この特定のウェハで観測されたドット間漏洩（８
０Ｖで２．２μＡ）は、この材料が原因である可能性が
ある（管理されたウェハでは８０Ｖでわずか２０ｎ
Ａ）。これらの特性は、ＴｉＯ2などの材料と非常によ
く似ている。ＴｉＯ2は多少導電性があり、更に高い誘
電率ももつ（１８０程度）。
【００４４】図８及び図９は、それぞれ本発明のＴｉＯ
2−Ｓｉ3Ｎ4複合体及び管理されたウェハの電流電圧
（Ｉ−Ｖ）図である。ＴｉＯ2−Ｓｉ3Ｎ4薄膜を通した
漏洩電流は管理されたウェハと比べてわずかに悪いだけ
である。漏洩は半導体ＴｉＯ2に起因することが多いの
で、湿式炉酸化ステップで複合薄膜を酸化することによ
り、漏洩を極力少なくすることが可能である。
【００４５】本発明を好ましい実施例に関連させて詳細
に図示し説明したが、本発明の意図及び範囲から逸脱す
ることなく、形態及び詳細に前記及びその他の変更を行
い得ることは、当分野に知識をもつ当業者には理解され
るであろう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４７】（１）複合絶縁構造を形成する方法であっ
て、（ａ）半導体基板の上面にＳｉ3Ｎ4層を付着させる
ステップと、（ｂ）前記Ｓｉ3Ｎ4層上に金属層を形成す
るステップと、（ｃ）前記Ｓｉ3Ｎ4層内に相互拡散され
た金属シリサイド層を形成するための十分な条件の下
で、前記ステップ（ｂ）で形成された複合体をアニール
するステップと、（ｄ）前記金属シリサイド層を金属酸
化物を含む層に転化するための十分な条件の下で、前記
ステップ（ｃ）で生成された複合体を酸化するステップ
と、を含む方法。 （２）前記アニールするステップ（ｃ）の実施前、また
は実施中に前記金属層上に金属窒化物キャップを設ける
ステップと、前記酸化するステップ（ｄ）の実施前に前
記金属窒化物キャップを除去するステップとを更に含
む、（１）に記載の方法。 （３）前記Ｓｉ3Ｎ4層が化学蒸着法により付着される、
（１）に記載の方法。 （４）前記Ｓｉ3Ｎ4層が低圧化学蒸着法（ＬＰＣＶ
Ｄ）、またはプラズマ化学蒸着法（ＰＥＣＶＤ）により
付着される、（３）に記載の方法。 （５）前記Ｓｉ3Ｎ4層が約５０オングストロームから約
２００オングストロームの厚さを有する、（４）に記載
の方法。 （６）前記Ｓｉ3Ｎ4層が約５０オングストロームから約
１００オングストロームの厚さを有する、（５）に記載
の方法。 （７）前記半導体基板がシリコンから成る、（１）に記
載の方法。 （８）前記Ｓｉ3Ｎ4層を付着させるステップ（ａ）の前
に、前記半導体基板をクリーニングするステップを更に
含む、（１）に記載の方法。 （９）前記クリーニングするステップが、前記半導体基
板内に元から存在する酸化物を除去するための十分な条
件の下で前記半導体基板をエッチングするステップと、
前記エッチングされた半導体基板を窒化するステップと
を更に含む、（８）に記載の方法。 （１０）前記金属層及び前記金属窒化物キャップが、Ｔ
ｉ、Ｔａ、Ｂａ、Ｓｒ、Ｚｒ、Ｈｆ、Ｎｂ、Ｖ、Ｐｂ、
Ｃｒ及びこれらの金属の合金を含むグループから選択さ
れた少なくとも１種類の金属を含む、（２）に記載の方
法。 （１１）前記金属層及び前記金属窒化物キャップがＴｉ
を含む、（１０）に記載の方法。 （１２）前記金属層及び前記金属窒化物キャップがスパ
ッタリング、化学蒸着法、またはイオン注入により形成
される、（２）に記載の方法。 （１３）前記金属層及び前記金属窒化物キャップがスパ
ッタリング、または化学蒸着法により形成される、（１
２）に記載の方法。 （１４）前記金属層が約５０オングストロームから約５
００オングストロームの厚さを有する、（１）に記載の
方法。 （１５）前記金属層が約５０オングストロームから約３
００オングストロームの厚さを有する、（１４）に記載
の方法。 （１６）前記金属窒化物キャップが約５０オングストロ
ームから約１０００オングストロームの厚さを有する、
（２）に記載の方法。 （１７）前記金属窒化物キャップが約５０オングストロ
ームから約５００オングストロームの厚さを有する、
（１６）に記載の方法。 （１８）前記アニールするステップ（ｃ）が約４００℃
から約８００℃の温度で、約１分から約１時間の間実施
される、（１）に記載の方法。 （１９）前記アニールするステップ（ｃ）が約５００℃
から約８００℃の温度で、約１分から約１時間の間実施
される、（１８）に記載の方法。 （２０）前記アニールするステップ（ｃ）がＨ2、Ｎ2ま
たはこれらの混合物の中で実施される、（２）に記載の
方法。 （２１）前記アニールするステップ（ｃ）が不活性ガス
環境内で実施され、前記不活性ガスがＨｅ、Ｎｅ、Ａ
ｒ、及びＸｅを含むグループから選択される、（１）に
記載の方法。 （２２）前記アニールするステップ（ｃ）に従って、前
記複合体がアニールされてからその場で酸化される、
（２１）に記載の方法。 （２３）前記金属シリサイド層がＴｉ5Ｓｉ3から成る、
（１）に記載の方法。 （２４）前記除去するステップがドライ・エッチング、
または化学的エッチングを含む、（２）に記載の方法。 （２５）前記ドライ・エッチングが反応性イオン・エッ
チング（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢ
Ｅ）、またはレーザー除去を含む、（２４）に記載の方
法。 （２６）前記化学的エッチングがＨ2Ｏ2、ＮＨ4ＯＨ、
燐酸、クロム酸、硝酸及びこれらの混合物を含むグルー
プから選択された化学的腐食剤を使用して実施される、
（２４）に記載の方法。 （２７）前記化学的腐食剤がＨ2Ｏ2、ＮＨ4ＯＨ及びＨ2
Ｏの混合物である、（２６）に記載の方法。 （２８）前記酸化するステップ（ｄ）が急速熱酸化プロ
セスを含む、（１）に記載の方法。 （２９）前記急速熱酸化プロセスが約７００℃から約１
１５０℃の温度で、約１秒から約１分の間実施される、
（２８）に記載の方法。 （３０）前記急速熱酸化プロセスが約８００℃から約１
１５０℃の温度で、約３０秒から約１２０秒の間実施さ
れる、（２９）に記載の方法。 （３１）前記酸化するステップ（ｄ）が湿式酸化プロセ
スを含み、このプロセスが約７００℃から約１０００℃
の温度で、約１分から約１時間の間実施される、（１）
に記載の方法。 （３２）Ｓｉ3Ｎ4薄膜内に相互拡散された金属酸化物を
含む複合絶縁材料。 （３３）前記金属酸化物がＴｉ、Ｔａ、Ｓｒ、Ｂａ、Ｚ
ｒ、Ｈｆ、Ｎｂ、Ｖ、Ｐｂ、Ｃｒ及びこれらの金属の合
金を含むグループから選択された少なくとも１種類の金
属を含む、（３２）に記載の複合絶縁材料。 （３４）前記金属がＴｉである、（３３）に記載の複合
絶縁材料。 （３５）前記Ｓｉ3Ｎ4薄膜が半導体基板上に形成され
る、（３２）に記載の複合絶縁材料。 （３６）前記半導体基板がシリコンから成る、（３５）
に記載の複合絶縁材料。 （３７）前記材料の誘電率が約８から約１０である、
（３２）に記載の複合絶縁材料。 （３８）１組の金属またはシリコンのコンタクト層の間
に形成された（３２）に記載された絶縁材料を含むコン
デンサ。 （３９）前記金属コンタクト層がＡｌ、Ｃｒ、Ｗ、Ｃ
ｕ、Ｔａ、Ａｇ、Ａｕまたはこれらの金属の合金から成
る、（３８）に記載のコンデンサ。 （４０）前記金属コンタクト層がＡｌから成る、（３
９）に記載のコンデンサ。
【図面の簡単な説明】
【図１】本発明による複合絶縁構造の所定の製造段階後
における断面図である。
【図２】本発明による複合絶縁構造の所定の製造段階後
における断面図である。
【図３】本発明による複合絶縁構造の所定の製造段階後
における断面図である。
【図４】本発明による複合絶縁構造の所定の製造段階後
における断面図である。
【図５】本発明による複合絶縁構造の所定の製造段階後
における断面図である。
【図６】例１で製造される複合絶縁材料の透過電子顕微
鏡写真（ＴＥＭ）の断面図である。
【図７】例１で製造される複合絶縁材料の透過電子顕微
鏡写真（ＴＥＭ）の平面図である。
【図８】例１で製造される本発明の複合絶縁材料の、電
流電圧（Ｉ−Ｖ）を示す図である。
【図９】例１で製造される本発明の複合絶縁材料の、管
理されたサンプルの電流電圧（Ｉ−Ｖ）を示す図であ
る。
【符号の説明】
１０ 複合絶縁構造（図１、図２、図３、図４、図
５、） １２ 半導体基板（図１、図２、図３、図４、図５） １４ Ｓｉ3Ｎ4層（図１、図２） １６ 金属層（図２） １８ 金属窒化物キャップ（図２） ２０ 金属シリサイド層（図３、図４） ２２ 金属酸化物層（図５）
フロントページの続き (72)発明者 ステファン・アラン・コウエン アメリカ合衆国12533、ニューヨーク州 ワッピンガーズ・フォールズ、サーブ ラ・レイン 12 (72)発明者 デイビッド・マーク・ダブジンスキー アメリカ合衆国12533、ニューヨーク州 ホープウェル・ジャンクション、シェナ ンドウ・ロード 29 (72)発明者 ジェフリー・ピーター・ガンビーノ アメリカ合衆国06755、コネチカット州 ゲイローズビル、ウェバタック・ロード 12 (72)発明者 ハーバート・レイ・ホー アメリカ合衆国12550、ニューヨーク州 ニュー・ウィンザー、ルーディ・ロード 12 (72)発明者 カレン・ポペック・マドン アメリカ合衆国12570、ニューヨーク州 ポクワグ、アールアール２、ポックス 303イー (56)参考文献 特開 平８−191137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/318 H01L 21/8242

Claims (33)

    (57)【特許請求の範囲】
  1. 【請求項１】複合絶縁構造を形成する方法であって、
    （ａ）半導体基板の上面にＳｉ3Ｎ4層を付着させるステ
    ップと、（ｂ）前記Ｓｉ3Ｎ4層上に金属層を形成するス
    テップと、（ｃ）前記Ｓｉ3Ｎ4層内に相互拡散された金
    属シリサイド層を形成するための十分な条件の下で、前
    記ステップ（ｂ）で形成された複合体をアニールするス
    テップと、（ｄ）前記金属シリサイド層を金属酸化物を
    含む層に転化するための十分な条件の下で、前記ステッ
    プ（ｃ）で生成された複合体を酸化するステップと、を
    含む方法。
  2. 【請求項２】前記アニールするステップ（ｃ）の実施
    前、または実施中に前記金属層上に金属窒化物キャップ
    を設けるステップと、前記酸化するステップ（ｄ）の実
    施前に前記金属窒化物キャップを除去するステップとを
    更に含む、請求項１に記載の方法。
  3. 【請求項３】前記Ｓｉ3Ｎ4層が化学蒸着法により付着さ
    れる、請求項１に記載の方法。
  4. 【請求項４】前記Ｓｉ3Ｎ4層が低圧化学蒸着法（ＬＰＣ
    ＶＤ）、またはプラズマ化学蒸着法（ＰＥＣＶＤ）によ
    り付着される、請求項３に記載の方法。
  5. 【請求項５】前記Ｓｉ3Ｎ4層が約５０オングストローム
    から約２００オングストロームの厚さを有する、請求項
    ４に記載の方法。
  6. 【請求項６】前記Ｓｉ3Ｎ4層が約５０オングストローム
    から約１００オングストロームの厚さを有する、請求項
    ５に記載の方法。
  7. 【請求項７】前記半導体基板がシリコンから成る、請求
    項１に記載の方法。
  8. 【請求項８】前記Ｓｉ3Ｎ4層を付着させるステップ
    （ａ）の前に、前記半導体基板をクリーニングするステ
    ップを更に含む、請求項１に記載の方法。
  9. 【請求項９】前記クリーニングするステップが、前記半
    導体基板内に元から存在する酸化物を除去するための十
    分な条件の下で前記半導体基板をエッチングするステッ
    プと、前記エッチングされた半導体基板を窒化するステ
    ップとを更に含む、請求項８に記載の方法。
  10. 【請求項１０】前記金属層及び前記金属窒化物キャップ
    が、Ｔｉ、Ｔａ、Ｂａ、Ｓｒ、Ｚｒ、Ｈｆ、Ｎｂ、Ｖ、
    Ｐｂ、Ｃｒ及びこれらの金属の合金を含むグループから
    選択された少なくとも１種類の金属を含む、請求項２に
    記載の方法。
  11. 【請求項１１】前記金属層及び前記金属窒化物キャップ
    がスパッタリング、化学蒸着法、またはイオン注入によ
    り形成される、請求項２に記載の方法。
  12. 【請求項１２】前記金属層が約５０オングストロームか
    ら約５００オングストロームの厚さを有する、請求項１
    に記載の方法。
  13. 【請求項１３】前記金属窒化物キャップが約５０オング
    ストロームから約１０００オングストロームの厚さを有
    する、請求項２に記載の方法。
  14. 【請求項１４】前記アニールするステップ（ｃ）が約４
    ００℃から約８００℃の温度で、約１分から約１時間の
    間実施される、請求項１に記載の方法。
  15. 【請求項１５】前記アニールするステップ（ｃ）が
    Ｈ2、Ｎ2またはこれらの混合物の中で実施される、請求
    項２に記載の方法。
  16. 【請求項１６】前記アニールするステップ（ｃ）が不活
    性ガス環境内で実施され、前記不活性ガスがＨｅ、Ｎ
    ｅ、Ａｒ、及びＸｅを含むグループから選択される、請
    求項１に記載の方法。
  17. 【請求項１７】前記アニールするステップ（ｃ）に従っ
    て、前記複合体がアニールされてからその場で酸化され
    る、請求項１６に記載の方法。
  18. 【請求項１８】前記金属シリサイド層がＴｉ5Ｓｉ3から
    成る、請求項１に記載の方法。
  19. 【請求項１９】前記除去するステップがドライ・エッチ
    ング、または化学的エッチングを含む、請求項２に記載
    の方法。
  20. 【請求項２０】前記ドライ・エッチングが反応性イオン
    ・エッチング（ＲＩＥ）、イオン・ビーム・エッチング
    （ＩＢＥ）、またはレーザー除去を含む、請求項１９に
    記載の方法。
  21. 【請求項２１】前記化学的エッチングがＨ2Ｏ2、ＮＨ4
    ＯＨ、燐酸、クロム酸、硝酸及びこれらの混合物を含む
    グループから選択された化学的腐食剤を使用して実施さ
    れる、請求項１９に記載の方法。
  22. 【請求項２２】前記化学的腐食剤がＨ2Ｏ2、ＮＨ4ＯＨ
    及びＨ2Ｏの混合物である、請求項２１に記載の方法。
  23. 【請求項２３】前記酸化するステップ（ｄ）が急速熱酸
    化プロセスを含む、請求項１に記載の方法。
  24. 【請求項２４】前記急速熱酸化プロセスが約７００℃か
    ら約１１５０℃の温度で、約１秒から約１分の間実施さ
    れる、請求項２３に記載の方法。
  25. 【請求項２５】前記急速熱酸化プロセスが約８００℃か
    ら約１１５０℃の温度で、約３０秒から約１２０秒の間
    実施される、請求項２４に記載の方法。
  26. 【請求項２６】前記酸化するステップ（ｄ）が湿式酸化
    プロセスを含み、このプロセスが約７００℃から約１０
    ００℃の温度で、約１分から約１時間の間実施される、
    請求項１に記載の方法。
  27. 【請求項２７】Ｓｉ3Ｎ4薄膜内に相互拡散された金属酸
    化物を含む複合絶縁材料。
  28. 【請求項２８】前記金属酸化物がＴｉ、Ｔａ、Ｓｒ、Ｂ
    ａ、Ｚｒ、Ｈｆ、Ｎｂ、Ｖ、Ｐｂ、Ｃｒ及びこれらの金
    属の合金を含むグループから選択された少なくとも１種
    類の金属を含む、請求項２７に記載の複合絶縁材料。
  29. 【請求項２９】前記Ｓｉ3Ｎ4薄膜が半導体基板上に形成
    される、請求項２７に記載の複合絶縁材料。
  30. 【請求項３０】前記半導体基板がシリコンから成る、請
    求項２９に記載の複合絶縁材料。
  31. 【請求項３１】前記材料の誘電率が約８から約１０であ
    る、請求項２７に記載の複合絶縁材料。
  32. 【請求項３２】１組の金属またはシリコンのコンタクト
    層の間に形成された請求項２７に記載された絶縁材料を
    含むコンデンサ。
  33. 【請求項３３】前記金属コンタクト層がＡｌ、Ｃｒ、
    Ｗ、Ｃｕ、Ｔａ、Ａｇ、Ａｕまたはこれらの金属の合金
    から成る、請求項３２に記載のコンデンサ。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660610B2 (en) * 1996-07-08 2003-12-09 Micron Technology, Inc. Devices having improved capacitance and methods of their fabrication
DE19825736C2 (de) * 1997-06-11 2003-09-18 Hyundai Electronics Ind Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung
US6013553A (en) 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6841439B1 (en) * 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
US7115461B2 (en) * 1997-07-24 2006-10-03 Texas Instruments Incorporated High permittivity silicate gate dielectric
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6087261A (en) * 1997-09-30 2000-07-11 Fujitsu Limited Method for production of semiconductor device
US6025228A (en) * 1997-11-25 2000-02-15 Advanced Micro Devices, Inc. Method of fabricating an oxynitride-capped high dielectric constant interpolysilicon dielectric structure for a low voltage non-volatile memory
US6475927B1 (en) * 1998-02-02 2002-11-05 Micron Technology, Inc. Method of forming a semiconductor device
US6191443B1 (en) * 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6156638A (en) * 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6150257A (en) * 1998-08-28 2000-11-21 Micron Technology, Inc. Plasma treatment of an interconnect surface during formation of an interlayer dielectric
US7005695B1 (en) * 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
DE10010821A1 (de) 2000-02-29 2001-09-13 Infineon Technologies Ag Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP3796397B2 (ja) * 2000-06-15 2006-07-12 アイ・ティー・エックス翼ネット株式会社 車両取引システム及び車両取引方法
US6492242B1 (en) 2000-07-03 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Method of forming of high K metallic dielectric layer
US6576967B1 (en) 2000-09-18 2003-06-10 Motorola, Inc. Semiconductor structure and process for forming a metal oxy-nitride dielectric layer
US6524908B2 (en) * 2001-06-01 2003-02-25 International Business Machines Corporation Method for forming refractory metal-silicon-nitrogen capacitors and structures formed
US6800519B2 (en) 2001-09-27 2004-10-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6451662B1 (en) 2001-10-04 2002-09-17 International Business Machines Corporation Method of forming low-leakage on-chip capacitor
US20030111678A1 (en) * 2001-12-14 2003-06-19 Luigi Colombo CVD deposition of M-SION gate dielectrics
KR100445407B1 (ko) * 2001-12-29 2004-08-25 주식회사 하이닉스반도체 Ｃｍｏｓ 의 게이트절연막 제조 방법
US6821873B2 (en) * 2002-01-10 2004-11-23 Texas Instruments Incorporated Anneal sequence for high-κ film property optimization
KR100464649B1 (ko) * 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
KR100480914B1 (ko) * 2002-08-05 2005-04-07 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
US6812517B2 (en) 2002-08-29 2004-11-02 Freescale Semiconductor, Inc. Dielectric storage memory cell having high permittivity top dielectric and method therefor
US6982230B2 (en) * 2002-11-08 2006-01-03 International Business Machines Corporation Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
KR100465631B1 (ko) * 2002-12-11 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US20040121146A1 (en) * 2002-12-20 2004-06-24 Xiao-Ming He Composite barrier films and method
US20040152296A1 (en) * 2003-02-04 2004-08-05 Texas Instruments Incorporated Hexamethyldisilazane treatment of low-k dielectric films
JP4536333B2 (ja) * 2003-04-03 2010-09-01 忠弘 大見 半導体装置及び、その製造方法
EP1649501B1 (en) * 2003-07-30 2007-01-03 Infineon Technologies AG High-k dielectric film, method of forming the same and related semiconductor device
US7135370B2 (en) * 2004-07-01 2006-11-14 Freescale Semiconductor, Inc. Dielectric storage memory cell having high permittivity top dielectric and method therefor
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
KR100717813B1 (ko) 2005-06-30 2007-05-11 주식회사 하이닉스반도체 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법
KR100717768B1 (ko) * 2005-08-30 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법과, 비휘발성메모리 소자 및 그 제조방법
US7834338B2 (en) * 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US7875871B2 (en) * 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US7808810B2 (en) * 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
KR101019061B1 (ko) * 2007-06-01 2011-03-07 주식회사 엘지화학 복합필름 및 이의 제조방법
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7824956B2 (en) * 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7846785B2 (en) * 2007-06-29 2010-12-07 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
KR101474184B1 (ko) * 2011-03-04 2014-12-17 아사히 가세이 일렉트로닉스 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법
CN102779753B (zh) * 2011-05-12 2015-05-06 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4471405A (en) * 1981-12-28 1984-09-11 International Business Machines Corporation Thin film capacitor with a dual bottom electrode structure
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
US4464701A (en) * 1983-08-29 1984-08-07 International Business Machines Corporation Process for making high dielectric constant nitride based materials and devices using the same
JPS6338248A (ja) * 1986-08-04 1988-02-18 Hitachi Ltd 半導体装置およびその製造方法
JPH01225149A (ja) * 1988-03-04 1989-09-08 Toshiba Corp キャパシタ及びその製造方法
US4882649A (en) * 1988-03-29 1989-11-21 Texas Instruments Incorporated Nitride/oxide/nitride capacitor dielectric
US5057447A (en) * 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process
US5362632A (en) * 1994-02-08 1994-11-08 Micron Semiconductor, Inc. Barrier process for Ta2 O5 capacitor

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