JP2897737B2 - 論理合成装置及び論理合成方法 - Google Patents
論理合成装置及び論理合成方法Info
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Description
【０００１】
【発明が属する技術分野】本発明は、ハードウェア記述
言語で記述された論理回路からゲートレベルで記述され
た論理回路を生成する論理合成装置及び論理合成方法に
関し、特に予備回路を合成できる論理合成装置及び予備
回路を合成する論理合成方法に関する。
言語で記述された論理回路からゲートレベルで記述され
た論理回路を生成する論理合成装置及び論理合成方法に
関し、特に予備回路を合成できる論理合成装置及び予備
回路を合成する論理合成方法に関する。
【０００２】
【従来の技術】ハードウェア記述言語で記述された論理
回路からゲートレベルで記述された論理回路を生成す
る、従来のこの種の論理合成装置の構成を図６に示す。
回路からゲートレベルで記述された論理回路を生成す
る、従来のこの種の論理合成装置の構成を図６に示す。
【０００３】図６に示すように、論理合成装置１１０
は、ハードウェア記述ファイル１００を入力し、論理合
成結果ファイル１２０を生成して出力する。ハードウェ
ア記述ファイル１００には、論理回路がハードウェア記
述言語で記述されている。論理合成結果ファイル１０２
には、論理回路がゲートレベルで記述されている。論理
合成装置１１０は、ハードウェア記述ファイル１００の
構造を解析する入力解析部１１１と、入力解析部１１１
による解析結果を論理合成する論理合成部１１３と、論
理合成部１１３による処理結果を最適化する論理最適化
部１１４と、論理最適化部１１４による処理結果をゲー
トレベルで記述された論理回路に変換してＥＤＩＦ形式
の論理合成結果ファイル１０２を出力する出力フォーマ
ット変換部１１５とを備える。
は、ハードウェア記述ファイル１００を入力し、論理合
成結果ファイル１２０を生成して出力する。ハードウェ
ア記述ファイル１００には、論理回路がハードウェア記
述言語で記述されている。論理合成結果ファイル１０２
には、論理回路がゲートレベルで記述されている。論理
合成装置１１０は、ハードウェア記述ファイル１００の
構造を解析する入力解析部１１１と、入力解析部１１１
による解析結果を論理合成する論理合成部１１３と、論
理合成部１１３による処理結果を最適化する論理最適化
部１１４と、論理最適化部１１４による処理結果をゲー
トレベルで記述された論理回路に変換してＥＤＩＦ形式
の論理合成結果ファイル１０２を出力する出力フォーマ
ット変換部１１５とを備える。
【０００４】ところで、ＬＳＩの回路設計において、正
規の論理回路（以下、正規回路と称す）とは別に、予備
の論理回路（以下、予備回路と称す）を設ける場合があ
る。予備回路は、当該ＬＳＩの製造後に故障が発見され
た場合に、配線を変更することのみにより、少ない工数
で短時間で修正するために設けられる。図４に、この種
の予備回路を設けた論理回路の例を示す。
規の論理回路（以下、正規回路と称す）とは別に、予備
の論理回路（以下、予備回路と称す）を設ける場合があ
る。予備回路は、当該ＬＳＩの製造後に故障が発見され
た場合に、配線を変更することのみにより、少ない工数
で短時間で修正するために設けられる。図４に、この種
の予備回路を設けた論理回路の例を示す。
【０００５】図示の論理回路は、正規回路を構成する第
１のインバータゲートＧ０１及び第２のインバータゲー
トＧ０２と、予備回路を構成するインバータゲートＧ１
１、３入力ナンドゲートＧ１２、及び３入力ノアゲート
Ｇ１３とを備える。第１のインバータゲートＧ０１は、
入力端子を配線ｎ０１に接続し、出力端子を配線ｎ０２
に接続する。第２のインバータゲートＧ０２は、入力端
子を配線ｎ０２に接続し、出力端子を配線ｎ０３に接続
する。配線ｎ０１及び配線ｎ０３は、図示しない他の正
規回路のゲートに接続される。インバータゲートＧ１１
は、入力端子を配線ｎ０２に接続し、出力端子を配線ｎ
１１に接続する。３入力ナンドゲートＧ１２は、入力端
子を配線ｎ１１に接続し、出力端子を配線ｎ１２に接続
する。３入力ノアゲートＧ１３は、入力端子を配線ｎ０
２に接続し、出力端子を配線ｎ１３に接続する。ゲート
Ｇ１２、Ｇ１３に接続された配線ｎ１２、ｎ１３の他端
は、未接続状態である。予備回路のゲートＧ１１、Ｇ１
２、Ｇ１３は、故障発生時に、入力端子及び出力端子に
接続された配線を繋ぎ変えることにより修正用ゲートと
して使用できる。
１のインバータゲートＧ０１及び第２のインバータゲー
トＧ０２と、予備回路を構成するインバータゲートＧ１
１、３入力ナンドゲートＧ１２、及び３入力ノアゲート
Ｇ１３とを備える。第１のインバータゲートＧ０１は、
入力端子を配線ｎ０１に接続し、出力端子を配線ｎ０２
に接続する。第２のインバータゲートＧ０２は、入力端
子を配線ｎ０２に接続し、出力端子を配線ｎ０３に接続
する。配線ｎ０１及び配線ｎ０３は、図示しない他の正
規回路のゲートに接続される。インバータゲートＧ１１
は、入力端子を配線ｎ０２に接続し、出力端子を配線ｎ
１１に接続する。３入力ナンドゲートＧ１２は、入力端
子を配線ｎ１１に接続し、出力端子を配線ｎ１２に接続
する。３入力ノアゲートＧ１３は、入力端子を配線ｎ０
２に接続し、出力端子を配線ｎ１３に接続する。ゲート
Ｇ１２、Ｇ１３に接続された配線ｎ１２、ｎ１３の他端
は、未接続状態である。予備回路のゲートＧ１１、Ｇ１
２、Ｇ１３は、故障発生時に、入力端子及び出力端子に
接続された配線を繋ぎ変えることにより修正用ゲートと
して使用できる。
【０００６】従来、上記のような予備回路が含まれる論
理回路を論理合成する場合、ハードウェア記述ファイル
１００において、予備回路の各ゲートに対応する部分
に、論理合成時に他のゲートへの置換を禁止する制約
（ｄｏｎｔ−ｒｅｐｌａｃｅ）を付加することが必要と
なる。このような配線使用禁止制約の付加されたハード
ウェア記述ファイル１００が論理合成装置１１０に入力
されると、まず、入力解析部１１１が、ハードウェア記
述ファイル１００の構造を解析する。次に、論理合成部
１１３が、ハードウェア記述ファイル１００の予備回路
に対応する部分に記述された制約（ｄｏｎｔ−ｒｅｐｌ
ａｃｅ）を解釈し、制約（ｄｏｎｔ−ｒｅｐｌａｃｅ）
が付加されてる部分は他のゲートに置換せずに論理合成
する。次に、論理最適化部１１３が、論理合成された論
理回路を最適化する。次に、出力フォーマット変換部１
１５が、最適化された論理回路をゲートレベルの記述に
変換してＥＤＩＦ形式の論理合成結果ファイル１０２を
出力する。このようにして生成された論理合成結果ファ
イル１０２には予備回路のゲートが含まれている。
理回路を論理合成する場合、ハードウェア記述ファイル
１００において、予備回路の各ゲートに対応する部分
に、論理合成時に他のゲートへの置換を禁止する制約
（ｄｏｎｔ−ｒｅｐｌａｃｅ）を付加することが必要と
なる。このような配線使用禁止制約の付加されたハード
ウェア記述ファイル１００が論理合成装置１１０に入力
されると、まず、入力解析部１１１が、ハードウェア記
述ファイル１００の構造を解析する。次に、論理合成部
１１３が、ハードウェア記述ファイル１００の予備回路
に対応する部分に記述された制約（ｄｏｎｔ−ｒｅｐｌ
ａｃｅ）を解釈し、制約（ｄｏｎｔ−ｒｅｐｌａｃｅ）
が付加されてる部分は他のゲートに置換せずに論理合成
する。次に、論理最適化部１１３が、論理合成された論
理回路を最適化する。次に、出力フォーマット変換部１
１５が、最適化された論理回路をゲートレベルの記述に
変換してＥＤＩＦ形式の論理合成結果ファイル１０２を
出力する。このようにして生成された論理合成結果ファ
イル１０２には予備回路のゲートが含まれている。
【０００７】上述したように、従来の論理合成装置は、
一般に、論理回路の論理合成の際に上記のような予備回
路を合成する手段を有していなかった。したがって、ハ
ードウェア記述ファイルにおいて、予備回路部分のネッ
トに配線使用禁止制約が付加されず、論理合成処理によ
って、予備回路のゲート間のネットが他の正規回路のゲ
ートに接続されていた。
一般に、論理回路の論理合成の際に上記のような予備回
路を合成する手段を有していなかった。したがって、ハ
ードウェア記述ファイルにおいて、予備回路部分のネッ
トに配線使用禁止制約が付加されず、論理合成処理によ
って、予備回路のゲート間のネットが他の正規回路のゲ
ートに接続されていた。
【０００８】
【発明が解決しようとする課題】上述した従来の論理回
路の論理合成装置は、以下のような問題点があった。第
１の問題点は、論理合成の際に予備回路部分のネットが
ハードウェア記述ファイルで記述している接続ゲート以
外の他の正規回路のゲートに接続されるため、論理回路
の故障を修正するために予備回路のゲートを容易に使用
できないということである。その理由は、従来の論理合
成装置によれば、論理合成の際に、予備回路部の全ネッ
トあるいは一部のネットに配線使用禁止制約が付加され
ないため、予備回路部のゲート間のネットが他の正規回
路のゲートに接続されてしまうからである。
路の論理合成装置は、以下のような問題点があった。第
１の問題点は、論理合成の際に予備回路部分のネットが
ハードウェア記述ファイルで記述している接続ゲート以
外の他の正規回路のゲートに接続されるため、論理回路
の故障を修正するために予備回路のゲートを容易に使用
できないということである。その理由は、従来の論理合
成装置によれば、論理合成の際に、予備回路部の全ネッ
トあるいは一部のネットに配線使用禁止制約が付加され
ないため、予備回路部のゲート間のネットが他の正規回
路のゲートに接続されてしまうからである。
【０００９】第２の問題点は、論理回路が大規模な場
合、論理合成前にハードウェア記述ファイルにおいて予
備回路部分のネットを指定することが困難ということで
ある。その理由は、ハードウェア記述ファイルにおいて
予備回路部分のゲート間のネットを全て検出するのが容
易ではないからである。
合、論理合成前にハードウェア記述ファイルにおいて予
備回路部分のネットを指定することが困難ということで
ある。その理由は、ハードウェア記述ファイルにおいて
予備回路部分のゲート間のネットを全て検出するのが容
易ではないからである。
【００１０】本発明の目的は、予備回路のネットを設計
者の意図しない正規回路の論理と接続させることなく論
理回路の論理合成を実行する論理合成装置及び論理合成
方法を提供することである。
者の意図しない正規回路の論理と接続させることなく論
理回路の論理合成を実行する論理合成装置及び論理合成
方法を提供することである。
【００１１】本発明の他の目的は、上記の目的に加え
て、論理合成を実行する際にハードウェア記述ファイル
における予備回路部分のゲート間のネットを全て自動的
に抽出する論理合成装置及び論理合成方法を提供するこ
とである。
て、論理合成を実行する際にハードウェア記述ファイル
における予備回路部分のゲート間のネットを全て自動的
に抽出する論理合成装置及び論理合成方法を提供するこ
とである。
【００１２】
【課題を解決するための手段】上記の目的を達成する本
発明の論理合成装置は、ハードウェア記述言語で記述さ
れた論理回路のファイルを入力し、記述されている論理
回路の構造を解析する入力解析手段と、前記入力解析手
段の解析結果に基づいて、前記論理回路から置換禁止属
性が付加されているセルを検出し、該セルの出力端子に
接続されているネットを検出し、該ネットに自動的に置
換禁止属性を付加するゲート間ネット保護手段と、前記
ゲート間ネット保護手段により置換禁止属性の付加され
た論理回路について論理合成を行う論理合成手段と、前
記論理合成手段により論理合成された論理回路を最適化
する論理最適化手段と、前記論理最適化手段により最適
化された論理回路をゲートレベルで記述された論理回路
に変換し論理合成結果ファイルを出力する出力フォーマ
ット変換手段とを備えることを特徴とする。
発明の論理合成装置は、ハードウェア記述言語で記述さ
れた論理回路のファイルを入力し、記述されている論理
回路の構造を解析する入力解析手段と、前記入力解析手
段の解析結果に基づいて、前記論理回路から置換禁止属
性が付加されているセルを検出し、該セルの出力端子に
接続されているネットを検出し、該ネットに自動的に置
換禁止属性を付加するゲート間ネット保護手段と、前記
ゲート間ネット保護手段により置換禁止属性の付加され
た論理回路について論理合成を行う論理合成手段と、前
記論理合成手段により論理合成された論理回路を最適化
する論理最適化手段と、前記論理最適化手段により最適
化された論理回路をゲートレベルで記述された論理回路
に変換し論理合成結果ファイルを出力する出力フォーマ
ット変換手段とを備えることを特徴とする。
【００１３】請求項２の本発明の論理合成装置は、前記
ゲート間ネット保護手段が、前記入力解析手段によって
解析された論理回路から置換禁止ゲートを検出してセル
名を抽出する置換禁止ゲート検出手段と、前記置換ゲー
ト検出手段によって抽出されたセル名を有するセルの出
力端子を検出してピン名を抽出する出力端子検出手段
と、前記出力端子検出手段によって抽出されたピン名を
有するピンの接続ネットを検出してネット名を抽出する
接続ネット検出手段と、前記接続ネット検出手段によっ
て抽出されたネット名を有するネットに置換禁止属性を
付加する置換禁止属性付加手段とを備えることを特徴と
する。
ゲート間ネット保護手段が、前記入力解析手段によって
解析された論理回路から置換禁止ゲートを検出してセル
名を抽出する置換禁止ゲート検出手段と、前記置換ゲー
ト検出手段によって抽出されたセル名を有するセルの出
力端子を検出してピン名を抽出する出力端子検出手段
と、前記出力端子検出手段によって抽出されたピン名を
有するピンの接続ネットを検出してネット名を抽出する
接続ネット検出手段と、前記接続ネット検出手段によっ
て抽出されたネット名を有するネットに置換禁止属性を
付加する置換禁止属性付加手段とを備えることを特徴と
する。
【００１４】請求項３の本発明の論理合成装置は、前記
論理合成手段が、置換禁止属性が付加されているセルを
他のセルへ置換せず、かつ置換禁止属性が付加されてい
るネットを、前記ハードウェア記述ファイル上で接続を
記述しているネット以外の他のネットへ接続せずに、前
記ゲート間ネット保護手段から出力された論理回路の論
理合成を行い、前記論理最適化手段が、前記論理合成手
段の出力に含まれる制約に反することなく論理回路の最
適化を行うことを特徴とする請求項１または請求項２に
記載の論理合成装置。
論理合成手段が、置換禁止属性が付加されているセルを
他のセルへ置換せず、かつ置換禁止属性が付加されてい
るネットを、前記ハードウェア記述ファイル上で接続を
記述しているネット以外の他のネットへ接続せずに、前
記ゲート間ネット保護手段から出力された論理回路の論
理合成を行い、前記論理最適化手段が、前記論理合成手
段の出力に含まれる制約に反することなく論理回路の最
適化を行うことを特徴とする請求項１または請求項２に
記載の論理合成装置。
【００１５】上記の目的を達成する本発明の論理合成方
法は、ハードウェア記述言語で記述された論理回路のフ
ァイルを入力し、記述されている論理回路の構造を解析
する第１のステップと、前記入力解析手段の解析結果に
基づいて、前記論理回路から置換禁止属性が付加されて
いるセルを検出し、該セルの出力端子に接続されている
ネットを検出し、該ネットに自動的に置換禁止属性を付
加する第２のステップと、前記ゲート間ネット保護手段
により置換禁止属性の付加された論理回路について論理
合成を行う第３のステップと、前記論理合成手段により
論理合成された論理回路を最適化する第４のステップ
と、前記論理最適化手段により最適化された論理回路を
ゲートレベルで記述された論理回路に変換し論理合成結
果ファイルを出力する第５のステップとを含むことを特
徴とする。
法は、ハードウェア記述言語で記述された論理回路のフ
ァイルを入力し、記述されている論理回路の構造を解析
する第１のステップと、前記入力解析手段の解析結果に
基づいて、前記論理回路から置換禁止属性が付加されて
いるセルを検出し、該セルの出力端子に接続されている
ネットを検出し、該ネットに自動的に置換禁止属性を付
加する第２のステップと、前記ゲート間ネット保護手段
により置換禁止属性の付加された論理回路について論理
合成を行う第３のステップと、前記論理合成手段により
論理合成された論理回路を最適化する第４のステップ
と、前記論理最適化手段により最適化された論理回路を
ゲートレベルで記述された論理回路に変換し論理合成結
果ファイルを出力する第５のステップとを含むことを特
徴とする。
【００１６】請求項５の本発明の論理合成方法は、前記
所定のゲート間ネットに置換禁止属性を付加する第２の
ステップが、前記入力解析手段によって解析された論理
回路から置換禁止ゲートを検出してセル名を抽出するス
テップと、前記置換ゲート検出手段によって抽出された
セル名を有するセルの出力端子を検出してピン名を抽出
するステップと、前記出力端子検出手段によって抽出さ
れたピン名を有するピンの接続ネットを検出してネット
名を抽出するステップと、前記接続ネット検出手段によ
って抽出されたネット名を有するネットに置換禁止属性
を付加するステップとを含むことを特徴とする。
所定のゲート間ネットに置換禁止属性を付加する第２の
ステップが、前記入力解析手段によって解析された論理
回路から置換禁止ゲートを検出してセル名を抽出するス
テップと、前記置換ゲート検出手段によって抽出された
セル名を有するセルの出力端子を検出してピン名を抽出
するステップと、前記出力端子検出手段によって抽出さ
れたピン名を有するピンの接続ネットを検出してネット
名を抽出するステップと、前記接続ネット検出手段によ
って抽出されたネット名を有するネットに置換禁止属性
を付加するステップとを含むことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１８】図１は、本発明の１実施例にかかる論理合
成装置の構成を示すブロック図である。
成装置の構成を示すブロック図である。
【００１９】図１を参照すると、本実施例の論理合成装
置２０は、入力解析部２１と、ゲート間ネット保護部２
２と、論理合成部２３と、論理最適化部２３と、出力フ
ォーマット変換部２５とを備える。図示のように、論理
合成装置２０は、ハードウェア記述言語で記述された論
理回路からなるハードウェア記述ファイル１０を入力
し、ゲートレベルで記述された論理回路からなる論理合
成結果ファイル３０を生成して出力する。なお、図には
本実施例の特徴的な構成のみを記載し、他の一般的な構
成は記載を省略してある。実際には、種々の動作命令を
入力する入力装置や、入力したハードウェア記述ファイ
ル１０及び所定の処理を施されたファイルを格納する記
憶装置等を備えることはいうまでもない。
置２０は、入力解析部２１と、ゲート間ネット保護部２
２と、論理合成部２３と、論理最適化部２３と、出力フ
ォーマット変換部２５とを備える。図示のように、論理
合成装置２０は、ハードウェア記述言語で記述された論
理回路からなるハードウェア記述ファイル１０を入力
し、ゲートレベルで記述された論理回路からなる論理合
成結果ファイル３０を生成して出力する。なお、図には
本実施例の特徴的な構成のみを記載し、他の一般的な構
成は記載を省略してある。実際には、種々の動作命令を
入力する入力装置や、入力したハードウェア記述ファイ
ル１０及び所定の処理を施されたファイルを格納する記
憶装置等を備えることはいうまでもない。
【００２０】ハードウェア記述ファイル１０は、ハード
ウェア記述言語で記述されており、正規回路部のハード
ウェア記述部分と予備回路部の記述部分とを含む。図３
は、設計対象論理回路をハードウェア記述言語で記述し
た一例を示す図であり、ハードウェア記述ファイル１０
の一部である。予備回路には、論理合成時に他のセルに
変更されることを禁止する置換禁止属性を示す属性が付
加されている。図４は、図３に示すハードウェア記述言
語で記述した内容に対応する回路図の一例を示す図であ
る。
ウェア記述言語で記述されており、正規回路部のハード
ウェア記述部分と予備回路部の記述部分とを含む。図３
は、設計対象論理回路をハードウェア記述言語で記述し
た一例を示す図であり、ハードウェア記述ファイル１０
の一部である。予備回路には、論理合成時に他のセルに
変更されることを禁止する置換禁止属性を示す属性が付
加されている。図４は、図３に示すハードウェア記述言
語で記述した内容に対応する回路図の一例を示す図であ
る。
【００２１】論理合成装置２０において、入力解析部２
１は、プログラム制御されたＣＰＵ等で実現され、ハー
ドウェア記述ファイル１０を入力して、記述されている
論理回路の構造を解析する。
１は、プログラム制御されたＣＰＵ等で実現され、ハー
ドウェア記述ファイル１０を入力して、記述されている
論理回路の構造を解析する。
【００２２】ゲート間ネット保護部２２は、プログラム
制御されたＣＰＵ等で実現され、入力解析部２１の解析
結果に基づいて予備回路部分の記述を検出し、当該予備
回路部分の配線を他のゲートに接続することを禁止する
制約（置換禁止属性）を付加する。図１に示すように、
ゲート間ネット保護部２２は、置換禁止ゲート検出部２
２１と、出力端子検出部２２２と、接続ネット検出部２
２３と、置換禁止属性付加部２２４とを備える。
制御されたＣＰＵ等で実現され、入力解析部２１の解析
結果に基づいて予備回路部分の記述を検出し、当該予備
回路部分の配線を他のゲートに接続することを禁止する
制約（置換禁止属性）を付加する。図１に示すように、
ゲート間ネット保護部２２は、置換禁止ゲート検出部２
２１と、出力端子検出部２２２と、接続ネット検出部２
２３と、置換禁止属性付加部２２４とを備える。
【００２３】置換禁止ゲート検出部２２１は、入力解析
部２１の出力に基づいて、セルに置換禁止属性が付加さ
れている予備回路のセルを検出する。出力端子検出部２
２２は、置換禁止ゲート検出部２２１で検出されたセル
の出力端子を検出する。接続ネット検出部２２３は、出
力端子検出部２２２で検出された出力端子に接続された
配線を検出する。置換禁止属性付加部２２４は、接続ネ
ット検出部２２３で検出された配線に置換禁止属性を付
加する。
部２１の出力に基づいて、セルに置換禁止属性が付加さ
れている予備回路のセルを検出する。出力端子検出部２
２２は、置換禁止ゲート検出部２２１で検出されたセル
の出力端子を検出する。接続ネット検出部２２３は、出
力端子検出部２２２で検出された出力端子に接続された
配線を検出する。置換禁止属性付加部２２４は、接続ネ
ット検出部２２３で検出された配線に置換禁止属性を付
加する。
【００２４】論理合成部２３は、プログラム制御された
ＣＰＵ等で実現され、ゲート間ネット保護部２２の置換
禁止属性付加部２２４の出力を入力し、当該置換禁止属
性の付加された論理回路について論理合成を行う。
ＣＰＵ等で実現され、ゲート間ネット保護部２２の置換
禁止属性付加部２２４の出力を入力し、当該置換禁止属
性の付加された論理回路について論理合成を行う。
【００２５】論理最適化部２４は、プログラム制御され
たＣＰＵ等で実現され、論理合成部２３の出力を入力
し、当該論理合成された論理回路を最適化する。
たＣＰＵ等で実現され、論理合成部２３の出力を入力
し、当該論理合成された論理回路を最適化する。
【００２６】出力フォーマット変換部２５は、プログラ
ム制御されたＣＰＵ等で実現され、論理最適化部２４の
出力を入力し、当該最適化された論理回路をゲートレベ
ルで記述された論理回路に変換し、ＥＤＩＦ形式の論理
合成結果ファイル３０を出力する。
ム制御されたＣＰＵ等で実現され、論理最適化部２４の
出力を入力し、当該最適化された論理回路をゲートレベ
ルで記述された論理回路に変換し、ＥＤＩＦ形式の論理
合成結果ファイル３０を出力する。
【００２７】次に、本実施例の動作について、図１のブ
ロック図及び図２のフローチャートを参照して詳細に説
明する。
ロック図及び図２のフローチャートを参照して詳細に説
明する。
【００２８】論理合成装置２０にハードウェア記述ファ
イル１０が入力すると、まず、入力解析部２１が、当該
ハードウェア記述ファイル１０の記述を内部処理フォー
マットに変換して、論理回路の構造を解析する。
イル１０が入力すると、まず、入力解析部２１が、当該
ハードウェア記述ファイル１０の記述を内部処理フォー
マットに変換して、論理回路の構造を解析する。
【００２９】次に、ゲート間ネット保護部２２が、入力
解析部２１の出力から、予備回路を検出して予備回路部
の配線を他のゲートに接続することを禁止する制約を付
加する。ここで、図２を参照して、ゲート間ネット保護
部２２を詳細に説明する。
解析部２１の出力から、予備回路を検出して予備回路部
の配線を他のゲートに接続することを禁止する制約を付
加する。ここで、図２を参照して、ゲート間ネット保護
部２２を詳細に説明する。
【００３０】まず、禁止ゲート検出部２２１が、入力さ
れた論理回路のゲートに置換禁止属性が付加されたゲー
トがあるか調べる。置換禁止属性が付加されたゲートが
あれば、そのセル名を抽出してセル名リストに登録する
（ステップ２０１）。セル名を検出しセル名リストに登
録した場合は、出力端子検出部２２２の処理に移行す
る。一方、セル名リストに登録するセル名を検出できな
かった場合は、処理を終了する（ステップ２０２）。
れた論理回路のゲートに置換禁止属性が付加されたゲー
トがあるか調べる。置換禁止属性が付加されたゲートが
あれば、そのセル名を抽出してセル名リストに登録する
（ステップ２０１）。セル名を検出しセル名リストに登
録した場合は、出力端子検出部２２２の処理に移行す
る。一方、セル名リストに登録するセル名を検出できな
かった場合は、処理を終了する（ステップ２０２）。
【００３１】セル名を検出した場合、次に、出力端子検
出部２２２が、セル名リスト内の一つのセルの出力端子
を検出する。最初の検出処理では、セル名リストの最初
のセル名を持つセルが出力端子検出の対象となる。２回
目以降の検出処理では、セル名リスト内において、最後
に検出処理を行ったセルの次のセル名を持つセルが出力
端子検出の対象となる。対象となるセルに出力端子ある
いは、入出力端子が存在する場合、その端子名をピン名
リストに抽出する（ステップ２０３）。ピン名を検出し
ピン名リストに登録した場合は、接続ネット検出部２２
３の処理に移行する。
出部２２２が、セル名リスト内の一つのセルの出力端子
を検出する。最初の検出処理では、セル名リストの最初
のセル名を持つセルが出力端子検出の対象となる。２回
目以降の検出処理では、セル名リスト内において、最後
に検出処理を行ったセルの次のセル名を持つセルが出力
端子検出の対象となる。対象となるセルに出力端子ある
いは、入出力端子が存在する場合、その端子名をピン名
リストに抽出する（ステップ２０３）。ピン名を検出し
ピン名リストに登録した場合は、接続ネット検出部２２
３の処理に移行する。
【００３２】一方、ピン名リストに登録するピン名を検
出できなかった場合は、セル名リストを調べ、処理を行
った当該セルの次のセル名があればステップ２０３に戻
り、当該次のセル名を持つセルを対象として出力端子の
検出を行う（ステップ２０４、２１０）。セル名リスト
に次のセル名がなければ、処理を終了する。
出できなかった場合は、セル名リストを調べ、処理を行
った当該セルの次のセル名があればステップ２０３に戻
り、当該次のセル名を持つセルを対象として出力端子の
検出を行う（ステップ２０４、２１０）。セル名リスト
に次のセル名がなければ、処理を終了する。
【００３３】ピン名を検出した場合、次に、接続ネット
検出部２２３が、ピン名リスト内の一つのピンのネット
を検出する。最初の検出処理では、ピン名リストの最初
のピン名を持つピンがネット検出の対象となる。２回目
以降の検出処理では、ピン名リスト内において、最後に
検出処理を行ったピンの次のピン名を持つピンがネット
検出の対象となる。対象となるピンに配線が接続されて
いる場合、その配線名を抽出してネット名リストに登録
する（ステップ２０５）。配線名を検出しネット名リス
トに登録した場合は、置換禁止属性付加部２２４の処理
に移行する。
検出部２２３が、ピン名リスト内の一つのピンのネット
を検出する。最初の検出処理では、ピン名リストの最初
のピン名を持つピンがネット検出の対象となる。２回目
以降の検出処理では、ピン名リスト内において、最後に
検出処理を行ったピンの次のピン名を持つピンがネット
検出の対象となる。対象となるピンに配線が接続されて
いる場合、その配線名を抽出してネット名リストに登録
する（ステップ２０５）。配線名を検出しネット名リス
トに登録した場合は、置換禁止属性付加部２２４の処理
に移行する。
【００３４】一方、ネット名リストに登録する配線名を
検出できなかった場合は、ピン名リストを調べ、処理を
行った当該ピンの次のピン名があればステップ２０５に
戻り、当該次のピン名を持つピンを対象として接続ネッ
トの検出を行う（ステップ２０６、２０９）。ピン名リ
ストに次のピン名がなければ、セル名リストに当該処理
を行ったセルの次のセル名があるかどうかを調べ、次の
セル名があれば、ステップ２０３以降の処理を繰り返す
（ステップ２０９、２１０）。セル名リストに次のセル
名がなければ、処理を終了する。
検出できなかった場合は、ピン名リストを調べ、処理を
行った当該ピンの次のピン名があればステップ２０５に
戻り、当該次のピン名を持つピンを対象として接続ネッ
トの検出を行う（ステップ２０６、２０９）。ピン名リ
ストに次のピン名がなければ、セル名リストに当該処理
を行ったセルの次のセル名があるかどうかを調べ、次の
セル名があれば、ステップ２０３以降の処理を繰り返す
（ステップ２０９、２１０）。セル名リストに次のセル
名がなければ、処理を終了する。
【００３５】ネット名を検出した場合、次に、置換禁止
属性付加部２２４は、ネット名リスト内の１つのネット
を選択して置換禁止属性を付加する（ステップ２０
７）。最初の処理においては、ネット名リストの最初の
ネット名を持つネットが置換禁止属性付加の対象とな
る。２回目以降の処理においては、ネット名リスト内に
おいて、最後に置換禁止属性の付加を行ったネットの次
のネット名を持つネットが置換禁止属性の付加の対象と
なる。そして、当該ネット名リスト中の全てのネットに
ついて置換禁止属性を付加するまでステップ２０７の処
理を繰り返す（ステップ２０８）。
属性付加部２２４は、ネット名リスト内の１つのネット
を選択して置換禁止属性を付加する（ステップ２０
７）。最初の処理においては、ネット名リストの最初の
ネット名を持つネットが置換禁止属性付加の対象とな
る。２回目以降の処理においては、ネット名リスト内に
おいて、最後に置換禁止属性の付加を行ったネットの次
のネット名を持つネットが置換禁止属性の付加の対象と
なる。そして、当該ネット名リスト中の全てのネットに
ついて置換禁止属性を付加するまでステップ２０７の処
理を繰り返す（ステップ２０８）。
【００３６】全てのネットについて置換禁止属性を付加
したならば、ピン名リストに当該処理を行ったピンの次
のピン名があるかどうかを調べ、次のピン名があれば、
ステップ２０５以降の処理を繰り返す（ステップ２０
８、２０９）。ピン名リストに次のピン名がなければ、
さらに、セル名リストに当該処理を行ったセルの次のセ
ル名があるかどうかを調べ、次のセル名があれば、ステ
ップ２０３以降の処理を繰り返す（ステップ２０９、２
１０）。セル名リストに次のセル名がなければ、処理を
終了する。
したならば、ピン名リストに当該処理を行ったピンの次
のピン名があるかどうかを調べ、次のピン名があれば、
ステップ２０５以降の処理を繰り返す（ステップ２０
８、２０９）。ピン名リストに次のピン名がなければ、
さらに、セル名リストに当該処理を行ったセルの次のセ
ル名があるかどうかを調べ、次のセル名があれば、ステ
ップ２０３以降の処理を繰り返す（ステップ２０９、２
１０）。セル名リストに次のセル名がなければ、処理を
終了する。
【００３７】論理合成部２３は、ゲート間ネット保護部
２２の出力に基づいて、当該論理回路を論理合成する。
このとき、置換禁止属性が付加されたセル及びネットに
ついては、論理合成の際に他のセルへの置換及び他のネ
ットへの接続をしない。
２２の出力に基づいて、当該論理回路を論理合成する。
このとき、置換禁止属性が付加されたセル及びネットに
ついては、論理合成の際に他のセルへの置換及び他のネ
ットへの接続をしない。
【００３８】論理最適化部２３は、論理合成部２２から
の出力に基づいて、論理合成された論理回路を最適化す
る。このとき、ゲート間ネット保護部２２によって論理
回路のゲート及びネットに付加された制約に応じて最適
化を行う。
の出力に基づいて、論理合成された論理回路を最適化す
る。このとき、ゲート間ネット保護部２２によって論理
回路のゲート及びネットに付加された制約に応じて最適
化を行う。
【００３９】出力フォーマット変換部２４は、論理最適
化部２３からの出力に基づいて、最適化された論理回路
をゲートレベルで記述された論理回路に変換してＥＤＩ
Ｆ形式の論理合成結果ファイル３０を出力する。
化部２３からの出力に基づいて、最適化された論理回路
をゲートレベルで記述された論理回路に変換してＥＤＩ
Ｆ形式の論理合成結果ファイル３０を出力する。
【００４０】以上のように、本実施例によれば、置換禁
止属性が付加されたセルに基づいて他のネットへの接続
を禁止するネットの検出を行うので、予め対象となる全
てのネットに置換禁止属性を記述しておかなくても、ハ
ードウェア記述ファイル１０においてセルに置換禁止属
性を記述するだけで、予備回路に対する配線使用の制限
を容易に設定できる。
止属性が付加されたセルに基づいて他のネットへの接続
を禁止するネットの検出を行うので、予め対象となる全
てのネットに置換禁止属性を記述しておかなくても、ハ
ードウェア記述ファイル１０においてセルに置換禁止属
性を記述するだけで、予備回路に対する配線使用の制限
を容易に設定できる。
【００４１】次に、具体的な論理回路の記述例を参照し
て、本実施例の動作を詳細に説明する。
て、本実施例の動作を詳細に説明する。
【００４２】図３は、設計対象論理回路をハードウェア
記述言語で記述した例を示す図である。図示の記述は、
ハードウェア記述ファイル１０の一部であり、正規回路
のハードウェア記述部分と予備回路の記述部分とを備え
ている。ハードウェア記述上の「／／ｓｙｎｔｈｅｓｉ
ｓ ｄｏｎｔ＿ｒｅｐｌａｃｅ Ｇ１１」は、本記述例
において、ゲートＧ１１に置換禁止属性が付加されてい
ることを示す。図示のように、予備回路を構成するセル
Ｇ１１、Ｇ１２、Ｇ１３には、それぞれ置換禁止属性が
付加されている。また、正規回路を構成するのセルＧ０
１、Ｇ０２には、置換禁止属性が付加されていない。
記述言語で記述した例を示す図である。図示の記述は、
ハードウェア記述ファイル１０の一部であり、正規回路
のハードウェア記述部分と予備回路の記述部分とを備え
ている。ハードウェア記述上の「／／ｓｙｎｔｈｅｓｉ
ｓ ｄｏｎｔ＿ｒｅｐｌａｃｅ Ｇ１１」は、本記述例
において、ゲートＧ１１に置換禁止属性が付加されてい
ることを示す。図示のように、予備回路を構成するセル
Ｇ１１、Ｇ１２、Ｇ１３には、それぞれ置換禁止属性が
付加されている。また、正規回路を構成するのセルＧ０
１、Ｇ０２には、置換禁止属性が付加されていない。
【００４３】図５は、本実施例におけるゲート間ネット
保護部２２の動作をコマンドを用いて実施する例を示す
図である。以下、図５を参照してゲート間ネット保護部
２２の動作を説明する。
保護部２２の動作をコマンドを用いて実施する例を示す
図である。以下、図５を参照してゲート間ネット保護部
２２の動作を説明する。
【００４４】第１に、置換禁止ゲート検出部２２１によ
り置換禁止ゲートの検出を行う。まず、「ｃｅｌｌｓ＿
ｌｉｓｔ＜ｓｅｌｅｃｔ（″＊″，ｃｅｌｌ，ｄｏｎｔ
＿ｒｅｐｌａｃｅ＝＝ｔｒｕｅ）」の行において、入力
された論理回路の全てのセルＧ０１、Ｇ０２、・・・、
Ｇ１１、Ｇ１２、Ｇ１３、・・・を対象に、置換禁止属
性であるｄｏｎｔ＿ｒｅｐｌａｃｅが付加されたセルが
あるか調べる。置換禁止属性ｄｏｎｔ＿ｒｅｐｌａｃｅ
が付加されたセルがあれば、そのセル名をセル名リスト
ｃｅｌｌｓ＿ｌｉｓｔに登録する（図２、ステップ２０
１参照）。予備回路のセルＧ１１，Ｇ１２，Ｇ１３には
置換禁止属性が付加されているため、ｃｅｌｌｓ＿ｌｉ
ｓｔには、Ｇ１１，Ｇ１２，Ｇ１３が登録される。
り置換禁止ゲートの検出を行う。まず、「ｃｅｌｌｓ＿
ｌｉｓｔ＜ｓｅｌｅｃｔ（″＊″，ｃｅｌｌ，ｄｏｎｔ
＿ｒｅｐｌａｃｅ＝＝ｔｒｕｅ）」の行において、入力
された論理回路の全てのセルＧ０１、Ｇ０２、・・・、
Ｇ１１、Ｇ１２、Ｇ１３、・・・を対象に、置換禁止属
性であるｄｏｎｔ＿ｒｅｐｌａｃｅが付加されたセルが
あるか調べる。置換禁止属性ｄｏｎｔ＿ｒｅｐｌａｃｅ
が付加されたセルがあれば、そのセル名をセル名リスト
ｃｅｌｌｓ＿ｌｉｓｔに登録する（図２、ステップ２０
１参照）。予備回路のセルＧ１１，Ｇ１２，Ｇ１３には
置換禁止属性が付加されているため、ｃｅｌｌｓ＿ｌｉ
ｓｔには、Ｇ１１，Ｇ１２，Ｇ１３が登録される。
【００４５】次に、「ｉｆ（ｃｅｌｌｓ＿ｌｉｓｔ ！
＝″″）｛｝」の行において、ｃｅｌｌｓ＿ｌｉｓｔ内
のセル名の有無により条件分岐する（図２、ステップ２
０２参照）。ｃｅｌｌｓ＿ｌｉｓｔには、Ｇ１１、Ｇ１
２及びＧ１３が登録されているため、｛｝内のコマンド
が実行される。仮に、ｃｅｌｌｓ＿ｌｉｓｔが空白の場
合、置換禁止ゲートの検出処理が終了し、続いて論理合
成部２３による論理合成が実行される。
＝″″）｛｝」の行において、ｃｅｌｌｓ＿ｌｉｓｔ内
のセル名の有無により条件分岐する（図２、ステップ２
０２参照）。ｃｅｌｌｓ＿ｌｉｓｔには、Ｇ１１、Ｇ１
２及びＧ１３が登録されているため、｛｝内のコマンド
が実行される。仮に、ｃｅｌｌｓ＿ｌｉｓｔが空白の場
合、置換禁止ゲートの検出処理が終了し、続いて論理合
成部２３による論理合成が実行される。
【００４６】第２に、出力端子検出部２２２により出力
端子の検出を行う。まず、「ｆｏｒｅａｃｈ（ａｃｅｌ
ｌ，ｃｅｌｌｓ＿ｌｉｓｔ）｛｝」の行において、最初
は、ｃｅｌｌｓ＿ｌｉｓｔ内の最初のセルＧ１１を選択
して変数ａｃｅｌｌに代入する。
端子の検出を行う。まず、「ｆｏｒｅａｃｈ（ａｃｅｌ
ｌ，ｃｅｌｌｓ＿ｌｉｓｔ）｛｝」の行において、最初
は、ｃｅｌｌｓ＿ｌｉｓｔ内の最初のセルＧ１１を選択
して変数ａｃｅｌｌに代入する。
【００４７】次に、「ｐｉｎｓ＿ｌｉｓｔ＜ｓｅｌｅｃ
ｔ（ａｃｅｌｌ，ｐｉｎ，ｐｉｎ＿ｔｙｐｅ＝＝ｏｕｔ
｜｜ｐｉｎ＿ｔｙｐｅ＝＝ｉｎｏｕｔ）」の行におい
て、ａｃｅｌｌに代入されたセルＧ１１を対象として、
出力を示すｏｕｔの形式の端子または入出力を示すｉｎ
ｏｕｔの形式の端子があるか調べる。該当する端子があ
れば、そのピン名をピン名リストｐｉｎｓ＿ｌｉｓｔに
登録する（図２、ステップ２０３参照）。ここで、ｉｎ
ｖｅｒｔｅｒゲートの端子ｉ１はｉｎ形式であり、ｏ１
はｏｕｔ形式であるとする。同様に、ｎａｎｄゲートの
端子ｉ１、ｉ２及びｉ３はｉｎ形式であり、ｏ１はｏｕ
ｔ形式であるとする。また、ｎｏｒゲートの端子ｉ１、
ｉ２及びｉ３はｉｎ形式であり、ｏ１はｏｕｔ形式であ
るとする。セルＧ１１の端子ｏ１は、出力を示すｏｕｔ
形式のため、ｐｉｎｓ＿ｌｉｓｔには、ｏ１が登録され
る。
ｔ（ａｃｅｌｌ，ｐｉｎ，ｐｉｎ＿ｔｙｐｅ＝＝ｏｕｔ
｜｜ｐｉｎ＿ｔｙｐｅ＝＝ｉｎｏｕｔ）」の行におい
て、ａｃｅｌｌに代入されたセルＧ１１を対象として、
出力を示すｏｕｔの形式の端子または入出力を示すｉｎ
ｏｕｔの形式の端子があるか調べる。該当する端子があ
れば、そのピン名をピン名リストｐｉｎｓ＿ｌｉｓｔに
登録する（図２、ステップ２０３参照）。ここで、ｉｎ
ｖｅｒｔｅｒゲートの端子ｉ１はｉｎ形式であり、ｏ１
はｏｕｔ形式であるとする。同様に、ｎａｎｄゲートの
端子ｉ１、ｉ２及びｉ３はｉｎ形式であり、ｏ１はｏｕ
ｔ形式であるとする。また、ｎｏｒゲートの端子ｉ１、
ｉ２及びｉ３はｉｎ形式であり、ｏ１はｏｕｔ形式であ
るとする。セルＧ１１の端子ｏ１は、出力を示すｏｕｔ
形式のため、ｐｉｎｓ＿ｌｉｓｔには、ｏ１が登録され
る。
【００４８】次に、「ｉｆ（ｐｉｎｓ＿ｌｉｓｔ！
＝″″）｛｝」の行において、ｐｉｎｓ＿ｌｉｓｔ内の
セル名の有無により条件分岐する（図２、ステップ２０
４参照）。ｐｉｎｓ＿ｌｉｓｔには、ｏ１が登録されて
いるため、｛｝内のコマンドが実行される。仮に、ｐｉ
ｎｓ＿ｌｉｓｔが空白の場合、次のセル名の検索に移行
する（図２、ステップ２１０参照）。
＝″″）｛｝」の行において、ｐｉｎｓ＿ｌｉｓｔ内の
セル名の有無により条件分岐する（図２、ステップ２０
４参照）。ｐｉｎｓ＿ｌｉｓｔには、ｏ１が登録されて
いるため、｛｝内のコマンドが実行される。仮に、ｐｉ
ｎｓ＿ｌｉｓｔが空白の場合、次のセル名の検索に移行
する（図２、ステップ２１０参照）。
【００４９】第３に、接続ネット検出部２２３により接
続ネットの検出を行う。まず、「ｆｏｒｅａｃｈ（ａｐ
ｉｎ，ｐｉｎｓ＿ｌｉｓｔ）｛｝」の行において、最初
は、ｐｉｎｓ＿ｌｉｓｔ内における最初のピンｏ１を選
択して変数ａｐｉｎに代入する。
続ネットの検出を行う。まず、「ｆｏｒｅａｃｈ（ａｐ
ｉｎ，ｐｉｎｓ＿ｌｉｓｔ）｛｝」の行において、最初
は、ｐｉｎｓ＿ｌｉｓｔ内における最初のピンｏ１を選
択して変数ａｐｉｎに代入する。
【００５０】次に、「ｎｅｔｓ＿ｌｉｓｔ＜ｓｅｌｅｃ
ｔ（ａｐｉｎ，ｎｅｔ）」の行において、ａｐｉｎに代
入されたピンｏ１を対象として、当該ピンｏ１に接続さ
れているネットがあるか調べる。接続されているネット
があれば、そのネット名をネット名リストｎｅｔｓ＿ｌ
ｉｓｔに登録する（図２、ステップ２０５参照）。端子
ｏ１には、ネットｎ１１が接続されているため、ｎｅｔ
ｓ＿ｌｉｓｔにはｎ１１が登録される。
ｔ（ａｐｉｎ，ｎｅｔ）」の行において、ａｐｉｎに代
入されたピンｏ１を対象として、当該ピンｏ１に接続さ
れているネットがあるか調べる。接続されているネット
があれば、そのネット名をネット名リストｎｅｔｓ＿ｌ
ｉｓｔに登録する（図２、ステップ２０５参照）。端子
ｏ１には、ネットｎ１１が接続されているため、ｎｅｔ
ｓ＿ｌｉｓｔにはｎ１１が登録される。
【００５１】次に、「ｉｆ（ｎｅｔｓ＿ｌｉｓｔ！
＝″″）｛｝」の行において、ｎｅｔｓ＿ｌｉｓｔ内の
ネット名の有無により条件分岐する（図２、ステップ２
０６参照）。ｎｅｔｓ＿ｌｉｓｔには、ｎ１１が登録さ
れているため、｛｝内のコマンドが実行される。仮に、
ｎｅｔｓ＿ｌｉｓｔが空白の場合、次のピン名の検索に
移行する（図２、ステップ２０９）。
＝″″）｛｝」の行において、ｎｅｔｓ＿ｌｉｓｔ内の
ネット名の有無により条件分岐する（図２、ステップ２
０６参照）。ｎｅｔｓ＿ｌｉｓｔには、ｎ１１が登録さ
れているため、｛｝内のコマンドが実行される。仮に、
ｎｅｔｓ＿ｌｉｓｔが空白の場合、次のピン名の検索に
移行する（図２、ステップ２０９）。
【００５２】第４に、置換禁止属性付加部２２４により
配線に置換禁止属性の付加を行う。まず、「ｆｏｒｅａ
ｃｈ（ａｎｅｔ，ｎｅｔｓ＿ｌｉｓｔ）｛｝」の行にお
いて、最初は、ｎｅｔｓ＿ｌｉｓｔ内の最初の配線ｎ１
１を選択して変数ａｎｅｔに代入する。
配線に置換禁止属性の付加を行う。まず、「ｆｏｒｅａ
ｃｈ（ａｎｅｔ，ｎｅｔｓ＿ｌｉｓｔ）｛｝」の行にお
いて、最初は、ｎｅｔｓ＿ｌｉｓｔ内の最初の配線ｎ１
１を選択して変数ａｎｅｔに代入する。
【００５３】次に、「ｓｅｔ＿ｄｏｎｔ＿ｒｅｐｌａｃ
ｅ（ｎｅｔ，ａｎｅｔ）において、ａｎｅｔに代入され
たネットｎ１１を対象として、論理合成時に配線の変更
を禁止する属性を付加する（図２、ステップ２０７参
照）。
ｅ（ｎｅｔ，ａｎｅｔ）において、ａｎｅｔに代入され
たネットｎ１１を対象として、論理合成時に配線の変更
を禁止する属性を付加する（図２、ステップ２０７参
照）。
【００５４】第５に、次のネット名の検索に移行する
（図２、ステップ２０８参照）。「ｆｏｒｅａｃｈ（ａ
ｎｅｔ，ｎｅｔｓ＿ｌｉｓｔ）｛｝」の行において、ｎ
ｅｔｓ＿ｌｉｓｔ内には、配綾ｎ１１しかないため、処
理は終了して、次のピン名の検索に移行する（図２、ス
テップ２０９参照）。仮に、ｎｅｔｓ＿ｌｉｓｔ内にネ
ット名が複数有る場合は、第４の動作に戻り、次のネッ
ト名を選択して変数ａｎｅｔに代入し、当該配線に置換
禁止属性を付加する。
（図２、ステップ２０８参照）。「ｆｏｒｅａｃｈ（ａ
ｎｅｔ，ｎｅｔｓ＿ｌｉｓｔ）｛｝」の行において、ｎ
ｅｔｓ＿ｌｉｓｔ内には、配綾ｎ１１しかないため、処
理は終了して、次のピン名の検索に移行する（図２、ス
テップ２０９参照）。仮に、ｎｅｔｓ＿ｌｉｓｔ内にネ
ット名が複数有る場合は、第４の動作に戻り、次のネッ
ト名を選択して変数ａｎｅｔに代入し、当該配線に置換
禁止属性を付加する。
【００５５】第６に、次のピン名の検索に移行する。
「ｆｏｒｅａｃｈ（ａｐｉｎ，ｐｉｎｓ＿ｌｉｓ
ｔ）｛｝」の行において、ｐｉｎｓ＿ｌｉｓｔ内には、
配線ｏ１しかないため、処理は終了して、次のセル名の
検索に移行する（図２、ステップ２１０参照）。仮に、
ｐｉｎｓ＿ｌｉｓｔ内にピン名が複数有る場合は、第３
の動作に戻り、次のピン名を選択して変数ａｐｉｎに代
入し、当該ピンについて接続ネットの検出を行う。
「ｆｏｒｅａｃｈ（ａｐｉｎ，ｐｉｎｓ＿ｌｉｓ
ｔ）｛｝」の行において、ｐｉｎｓ＿ｌｉｓｔ内には、
配線ｏ１しかないため、処理は終了して、次のセル名の
検索に移行する（図２、ステップ２１０参照）。仮に、
ｐｉｎｓ＿ｌｉｓｔ内にピン名が複数有る場合は、第３
の動作に戻り、次のピン名を選択して変数ａｐｉｎに代
入し、当該ピンについて接続ネットの検出を行う。
【００５６】第７に、次のセル名の検索に移行する。ま
ず、「ｆｏｒｅａｃｈ（ａｃｅｌｌ，ｃｅｌｌ＿ｌｉｓ
ｔ）｛｝」の行において、ｃｅｌｌｓ＿ｌｉｓｔ内に
は、セル名Ｇ１１，Ｇ１２，Ｇ１３が代入されているた
め、処理の終了したセル名Ｇ１１の次のセル名Ｇ１２を
選択して変数ａｃｅｌｌに代入する。そして、セル名Ｇ
１２を対象として上記第２から第７の動作を行い、セル
名Ｇ１２の出力端子ｏ１に接続されているネットｎ１２
に対し、論理合成時に配線の変更を禁止する属性を付加
する。
ず、「ｆｏｒｅａｃｈ（ａｃｅｌｌ，ｃｅｌｌ＿ｌｉｓ
ｔ）｛｝」の行において、ｃｅｌｌｓ＿ｌｉｓｔ内に
は、セル名Ｇ１１，Ｇ１２，Ｇ１３が代入されているた
め、処理の終了したセル名Ｇ１１の次のセル名Ｇ１２を
選択して変数ａｃｅｌｌに代入する。そして、セル名Ｇ
１２を対象として上記第２から第７の動作を行い、セル
名Ｇ１２の出力端子ｏ１に接続されているネットｎ１２
に対し、論理合成時に配線の変更を禁止する属性を付加
する。
【００５７】次に、同様にして、セル名Ｇ１３を対象と
して上記第２から第７の処理を行い、セル名Ｇ１３の出
力端子ｏ１に接続されているネットｎ１３に対し、論理
合成時に配線の変更を禁止する属性を付加する。
して上記第２から第７の処理を行い、セル名Ｇ１３の出
力端子ｏ１に接続されているネットｎ１３に対し、論理
合成時に配線の変更を禁止する属性を付加する。
【００５８】最後に、「ｆｏｒｅａｃｈ（ａｃｅｌｌ，
ｃｅｌｌｌｉｓｔ）｛｝」の行において、ｃｅｌｌｓ＿
ｌｉｓｔ内には、セル名Ｇ１３の次のセル名が無いた
め、処理を終了する（図２、ステップ２１０参照）す
る。そして、論理合成部２３による論理合成へ移行す
る。
ｃｅｌｌｌｉｓｔ）｛｝」の行において、ｃｅｌｌｓ＿
ｌｉｓｔ内には、セル名Ｇ１３の次のセル名が無いた
め、処理を終了する（図２、ステップ２１０参照）す
る。そして、論理合成部２３による論理合成へ移行す
る。
【００５９】論理合成部２３は、ゲート間ネット保護部
２２から出力された論理回路の論理合成を行う。この
際、置換禁止属性が付加されているセルＧ１１、Ｇ１
２、Ｇ１３は、他のセルへの置換をしない。また、置換
禁止属性が付加されているネットｎ１１、ｎ１２、ｎ１
３は、ハードウェア記述ファイル１０上で接続を記述し
ているネット以外の他のネットへの接続をしない。論理
最適化部２３は、論理合成部２２の出力に含まれる制約
に応じて論理回路の最適化を行う。
２２から出力された論理回路の論理合成を行う。この
際、置換禁止属性が付加されているセルＧ１１、Ｇ１
２、Ｇ１３は、他のセルへの置換をしない。また、置換
禁止属性が付加されているネットｎ１１、ｎ１２、ｎ１
３は、ハードウェア記述ファイル１０上で接続を記述し
ているネット以外の他のネットへの接続をしない。論理
最適化部２３は、論理合成部２２の出力に含まれる制約
に応じて論理回路の最適化を行う。
【００６０】以上のようにして、予備回路を構成するセ
ルＧ１１、Ｇ１２、Ｇ１３がハードウェア記述ファイル
１０上で接続を記述している以外の他のネットへ接続さ
れずに、論理回路が論理合成される。
ルＧ１１、Ｇ１２、Ｇ１３がハードウェア記述ファイル
１０上で接続を記述している以外の他のネットへ接続さ
れずに、論理回路が論理合成される。
【００６１】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００６２】
【発明の効果】以上説明したように、本発明の論理合成
装置によれば、論理合成前に所望のネットに対して論理
合成の際にネットの変更を禁止する制限を付加すること
が可能である。したがって、予備回路のネットをハード
ウェア記述ファイルで記述しているネット以外に正規回
路の論理と接続させることなく論理回路の論理合成を行
うことができる。これにより、本発明により論理合成さ
れた予備回路を含む論理回路では、回路設計後の回路の
修正を行う場合に予備回路を容易に使用でき、作業工数
を削減できるという効果がある。
装置によれば、論理合成前に所望のネットに対して論理
合成の際にネットの変更を禁止する制限を付加すること
が可能である。したがって、予備回路のネットをハード
ウェア記述ファイルで記述しているネット以外に正規回
路の論理と接続させることなく論理回路の論理合成を行
うことができる。これにより、本発明により論理合成さ
れた予備回路を含む論理回路では、回路設計後の回路の
修正を行う場合に予備回路を容易に使用でき、作業工数
を削減できるという効果がある。
【００６３】また、セル名に置換禁止属性が付加されて
いるセルを検出して、セルの出力端子に接続されている
ネットを検出し、自動的にネットに置換禁止属性を付加
するため、予め対象となる全てのネットに置換禁止属性
を記述しておかなくても、ハードウェア記述ファイルに
おいてセルに置換禁止属性を記述するだけで、予備回路
部分の配線使用の制限を容易に設定することできるとい
う効果がある。
いるセルを検出して、セルの出力端子に接続されている
ネットを検出し、自動的にネットに置換禁止属性を付加
するため、予め対象となる全てのネットに置換禁止属性
を記述しておかなくても、ハードウェア記述ファイルに
おいてセルに置換禁止属性を記述するだけで、予備回路
部分の配線使用の制限を容易に設定することできるとい
う効果がある。
【００６４】さらに、予備回路部のネットに置換禁止属
性を追加する為に必要な工数の増加がないため、設計作
業の効率の向上を図ることができる。
性を追加する為に必要な工数の増加がないため、設計作
業の効率の向上を図ることができる。
【図１】 本発明の１実施例による論理合成装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】 ゲート間ネット保護部の動作を示すフローチ
ャートである。
ャートである。
【図３】 設計対象論理回路のハードウェア記述言語に
よる記述例を示す図である。
よる記述例を示す図である。
【図４】 図３のハードウェア記述言語で記述した内容
に対応する回路図の構成例を示す図である。
に対応する回路図の構成例を示す図である。
【図５】 ゲート間ネット保護部の動作をコマンドを用
いて実施する例を示す図である。
いて実施する例を示す図である。
【図６】 従来の論理合成装置の構成を示すブロック図
である。
である。
１０ ハードウェア記述ファイル ２０ 論理合成装置 ２１ 入力解析部 ２２ ゲート間ネット保護部 ２３ 論理合成部 ２４ 論理最適化部 ２５ 出力フォーマット変換部 ３０ 論理合成結果ファイル ２２１ 置換禁止ゲート検出部 ２２２ 出力端子検出部 ２２３ 接続ネット検出部 ２２４ 置換禁止属性付加部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 H01L 21/82 ＪＩＣＳＴファイル（ＪＯＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (5)
- 【請求項１】 ハードウェア記述言語で記述された論理
回路のファイルを入力し、ゲートレベルで記述された論
理回路に変換して論理合成結果ファイルを出力する論理
合成装置において、 ハードウェア記述言語で記述された論理回路のファイル
を入力し、記述されている論理回路の構造を解析する入
力解析手段と、 前記入力解析手段の解析結果に基づいて、前記論理回路
から置換禁止属性が付加されているセルを検出し、該セ
ルの出力端子に接続されているネットを検出し、該ネッ
トに自動的に置換禁止属性を付加するゲート間ネット保
護手段と、 前記ゲート間ネット保護手段により置換禁止属性の付加
された論理回路について論理合成を行う論理合成手段
と、 前記論理合成手段により論理合成された論理回路を最適
化する論理最適化手段と、 前記論理最適化手段によって最適化された論理回路をゲ
ートレベルで記述された論理回路に変換し論理合成結果
ファイルを出力する出力フォーマット変換手段とを備え
ることを特徴とする論理合成装置。 - 【請求項２】 前記ゲート間ネット保護手段が、 前記入力解析手段によって解析された論理回路から置換
禁止ゲートを検出してセル名を抽出する置換禁止ゲート
検出手段と、 前記置換ゲート検出手段によって抽出されたセル名を有
するセルの出力端子を検出してピン名を抽出する出力端
子検出手段と、 前記出力端子検出手段によって抽出されたピン名を有す
るピンの接続ネットを検出してネット名を抽出する接続
ネット検出手段と、 前記接続ネット検出手段によって抽出されたネット名を
有するネットに置換禁止属性を付加する置換禁止属性付
加手段とを備えることを特徴とする請求項１に記載の論
理合成装置。 - 【請求項３】 前記論理合成手段が、置換禁止属性が付
加されているセルを他のセルへ置換せず、かつ置換禁止
属性が付加されているネットを、前記ハードウェア記述
ファイル上で接続を記述しているネット以外の他のネッ
トへ接続せずに、前記ゲート間ネット保護手段から出力
された論理回路の論理合成を行い、 前記論理最適化手段が、前記論理合成手段の出力に含ま
れる制約に反することなく論理回路の最適化を行うこと
を特徴とする請求項１または請求項２に記載の論理合成
装置。 - 【請求項４】 ハードウェア記述言語で記述された論理
回路のファイルを入力し、ゲートレベルで記述された論
理回路に変換して論理合成結果ファイルを出力する論理
合成方法において、 ハードウェア記述言語で記述された論理回路のファイル
を入力し、記述されている論理回路の構造を解析する第
１のステップと、 前記入力解析手段の解析結果に基づいて、前記論理回路
から置換禁止属性が付加されているセルを検出し、該セ
ルの出力端子に接続されているネットを検出し、該ネッ
トに自動的に置換禁止属性を付加する第２のステップ
と、 前記ゲート間ネット保護手段により置換禁止属性の付加
された論理回路について論理合成を行う第３のステップ
と、 前記論理合成手段により論理合成された論理回路を最適
化する第４のステップと、 前記論理最適化手段により最適化された論理回路をゲー
トレベルで記述された論理回路に変換し論理合成結果フ
ァイルを出力する第５のステップとを含むことを特徴と
する論理合成方法。 - 【請求項５】 前記所定のゲート間ネットに置換禁止属
性を付加する第２のステップが、 前記入力解析手段によって解析された論理回路から置換
禁止ゲートを検出してセル名を抽出するステップと、 前記置換ゲート検出手段によって抽出されたセル名を有
するセルの出力端子を検出してピン名を抽出するステッ
プと、 前記出力端子検出手段によって抽出されたピン名を有す
るピンの接続ネットを検出してネット名を抽出するステ
ップと、 前記接続ネット検出手段によって抽出されたネット名を
有するネットに置換禁止属性を付加するステップとを含
むことを特徴とする請求項４に記載の論理合成方法装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271630A JP2897737B2 (ja) | 1996-09-20 | 1996-09-20 | 論理合成装置及び論理合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271630A JP2897737B2 (ja) | 1996-09-20 | 1996-09-20 | 論理合成装置及び論理合成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097563A JPH1097563A (ja) | 1998-04-14 |
| JP2897737B2 true JP2897737B2 (ja) | 1999-05-31 |
Family
ID=17502757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271630A Expired - Fee Related JP2897737B2 (ja) | 1996-09-20 | 1996-09-20 | 論理合成装置及び論理合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897737B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009039909A1 (de) | 2008-09-05 | 2010-04-22 | Nec Electronics Corp., Kawasaki | Verfahren zum Erzeugen eines Layoutmusters einer Halbleitervorrichtung und Gerät zum Erzeugen eines Layoutmusters |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021157723A (ja) * | 2020-03-30 | 2021-10-07 | 日本電気株式会社 | データ処理装置、処理システム、データ処理方法及びプログラム |
-
1996
- 1996-09-20 JP JP8271630A patent/JP2897737B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009039909A1 (de) | 2008-09-05 | 2010-04-22 | Nec Electronics Corp., Kawasaki | Verfahren zum Erzeugen eines Layoutmusters einer Halbleitervorrichtung und Gerät zum Erzeugen eines Layoutmusters |
| US8312397B2 (en) | 2008-09-05 | 2012-11-13 | Renesas Electronics Corporation | Method for generating layout pattern of semiconductor device and layout pattern generating apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1097563A (ja) | 1998-04-14 |
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