JP2899018B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプレーナ型npnトランジスタを含む半導体装
置、特に、PINホトダイオードが形成される半導体基板
にプレーナ型npnトランジスタが形成されている半導体
装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a planar npn transistor, and more particularly to a semiconductor device in which a planar npn transistor is formed on a semiconductor substrate on which a PIN photodiode is formed. It is.
受光素子としてPINホトダイオードが用いられ、その
信号処理回路用の電子素子としてnpnバイポーラトラン
ジスタが用いられている光受信回路が従来から知られて
いる。しかし、その従来回路では、PINホトダイオード
とnpnバイポーラトランジスタとがそれぞれ別々のチッ
プに形成されていて、ハイブリッドIC基板上にて相互に
配線接続されていたにすぎない。2. Description of the Related Art An optical receiving circuit in which a PIN photodiode is used as a light receiving element and an npn bipolar transistor is used as an electronic element for a signal processing circuit is conventionally known. However, in the conventional circuit, the PIN photodiode and the npn bipolar transistor are formed on separate chips, respectively, and are merely interconnected on the hybrid IC substrate.
しかし、従来のハイブリッドICによる構成では、配線
により寄生容量が大きいとか、組み込み工程を自動化し
にくい等の問題があり、モノリシック化が望まれてい
た。However, in the configuration using the conventional hybrid IC, there are problems that the parasitic capacitance is large due to the wiring and it is difficult to automate the assembling process.
本発明の課題は、このような問題点を解消することに
ある。An object of the present invention is to solve such a problem.
上記課題を解決するために、本発明の半導体装置は、
高濃度ｐ型半導体基板上にPINフォトダイオードのＩ層
として用いられる低濃度ｐ型エピタキシャル層が形成さ
れ、さらにその上にｎ型エピタキシャル層が形成されて
いる半導体装置であって、ｎ型エピタキシャル層中への
不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベ
ース層およびｎ型エミッタ層によってnpnバイポーラト
ランジスタが構成されており、npnバイポーラトランジ
スタの下側全体が低濃度ｐ型エピタキシャル層よりも高
い不純物濃度を持つｐ型埋込層で囲まれているものであ
る。In order to solve the above problems, a semiconductor device of the present invention
A semiconductor device in which a low-concentration p-type epitaxial layer used as an I layer of a PIN photodiode is formed on a high-concentration p-type semiconductor substrate, and an n-type epitaxial layer is further formed on the low-concentration p-type epitaxial layer. An npn bipolar transistor is constituted by an n-type collector layer, a p-type base layer and an n-type emitter layer formed by doping impurities therein, and the entire lower side of the npn bipolar transistor is higher than the lightly doped p-type epitaxial layer. It is surrounded by a p-type buried layer having an impurity concentration.
PINホトダイオードのＩ層として用いられる低濃度ｐ
型エピタキシャル層の上にnpnトランジスタが形成され
るため、何等対策を施さなければ近傍のトランジスタと
パンチスルーを起こすが、ｐ型埋込層が設けられている
のでこれが防止される。ｐ型埋込層がnpnトランジスタ
の下側全体に設けられているので、基板への抵抗が小さ
い。また、ｐ型埋込層がnpnトランジスタの下側周辺全
体に設けられている場合は、コレクタ容量が小さい。Low concentration p used as I layer of PIN photodiode
Since an npn transistor is formed on the type epitaxial layer, punch-through occurs with a nearby transistor if no countermeasures are taken. However, since the p-type buried layer is provided, this is prevented. Since the p-type buried layer is provided on the entire lower side of the npn transistor, the resistance to the substrate is small. Also, when the p-type buried layer is provided over the entire lower periphery of the npn transistor, the collector capacitance is small.
第１図は本発明の半導体装置の一実施例を示す部分断
面斜視図であり、第２図はその製造過程を示す工程断面
図である。FIG. 1 is a partial sectional perspective view showing one embodiment of the semiconductor device of the present invention, and FIG. 2 is a process sectional view showing a manufacturing process thereof.
初めに第２図を参照しながらその製造方法を説明す
る。不純物濃度が1020〜1021/cm3程度の高濃度ｐ型半導
体基板１上に不純物濃度が1012〜1014/cm3程度の低濃度
ｐ型エピタキシャル層２を30〜50μｍの厚さで形成す
る。なお、図示が省略されているが半導体基板１の裏面
にはオートドープ阻止のためのSiO2膜が形成されている
（第２図（Ａ）参照）。つぎに、表面にSiO2膜３を形成
し、フォトリソグラフィ技術によってそのSiO2膜３を加
工する。そのSiO2膜３をマスクとして上方からボロンを
イオン注入し、npnトランジスタのためのｐウェル埋込
層４を形成する。この埋込層４の不純物濃度は1015〜10
16/cm3程度である（第２図（Ｂ）参照）。ｐウエル埋込
層４の位置で示されるように、同図におけるほぼ右半分
がnpnトランジスタ形成領域であり、左半分がPINホトダ
イオード形成領域である。ついで再び、フォトリソグラ
フィ技術などを用いて表面のSiO2膜３を加工し、加工後
のSiO2膜をマスクとしてアンチモン（Sb）を熱拡散す
る。これによって、npnトランジスタ用のｎ型埋込層５
およびPINホトダイオード用のｎ型埋込層６が形成され
る。ｎ型埋込層５、６の不純物濃度は1019〜1020/cm3程
度である（第２図（Ｃ）参照）。第３図は上述した埋込
層４〜６のプロファイルを示しており、曲線Ａがアンチ
モンのプロファイルであり、曲線Ｂがボロンのプロファ
イルである。その後、表面のSiO2膜を除去し、２μｍ±
0.2μｍの厚さのｎ型エピタキシャル層７を形成する。
その不純物濃度は1015〜1016/cm3程度である（第２図
（Ｄ）参照）。以上で、埋込拡散とエピタキシャル成長
工程が終わる。First, the manufacturing method will be described with reference to FIG. An impurity concentration of 10 20 ~10 21 / cm 3 as high-concentration p-type impurity concentration on the semiconductor substrate 1 is 10 12 ~10 14 / cm 3 as low concentration p-type epitaxial layer 2 a thickness of 30~50μm Form. Although not shown, an SiO 2 film for preventing autodoping is formed on the back surface of the semiconductor substrate 1 (see FIG. 2A). Next, an SiO 2 film 3 is formed on the surface, and the SiO 2 film 3 is processed by a photolithography technique. Using the SiO 2 film 3 as a mask, boron ions are implanted from above to form a p-well buried layer 4 for an npn transistor. The buried layer 4 has an impurity concentration of 10 15 -10
It is about 16 / cm 3 (see FIG. 2 (B)). As shown in the position of the p-well buried layer 4, the substantially right half in the figure is an npn transistor formation region, and the left half is a PIN photodiode formation region. Next, the SiO 2 film 3 on the surface is processed again by using a photolithography technique or the like, and antimony (Sb) is thermally diffused using the processed SiO 2 film as a mask. Thereby, the n-type buried layer 5 for the npn transistor is formed.
And an n-type buried layer 6 for a PIN photodiode is formed. The impurity concentration of the n-type buried layers 5 and 6 is about 10 19 to 10 20 / cm 3 (see FIG. 2C). FIG. 3 shows the profiles of the buried layers 4 to 6 described above, wherein a curve A is a profile of antimony and a curve B is a profile of boron. Thereafter, the SiO 2 film on the surface was removed, and 2 μm ±
An n-type epitaxial layer 7 having a thickness of 0.2 μm is formed.
The impurity concentration is about 10 15 -10 16 / cm 3 (see FIG. 2D). Thus, the buried diffusion and the epitaxial growth process are completed.
引き続いて、分離プロセスについて説明する。 Subsequently, the separation process will be described.
ｎ型エピタキシャル層７の表面全体に、SiO2膜８およ
びSiN膜９を形成する。そして、その上にレジスト10を
塗布し、フォトリソグラフィ技術を用いて所望領域のSi
O2膜８およびSiN膜９をエッチングで除去する。その
後、SiO2膜８およびSiN膜９をマスクとして、ｎ型エピ
タキシャル層７を表面から0.1μｍの深さまでウェット
エッチングし、さらに0.7μｍの深さまで異方性ドライ
エッチングして、浅い溝を形成する（第２図（Ｅ）参
照）。ここで、所望領域とは、npnトランジスタの分離
領域、npnトランジスタ内部に将来設けるｐ型ベース層
とコレクタウォールとの分離領域、PINフォトダイオー
ドの受光領域等である。An SiO 2 film 8 and a SiN film 9 are formed on the entire surface of the n-type epitaxial layer 7. Then, a resist 10 is applied thereon, and the desired region of Si is
The O 2 film 8 and the SiN film 9 are removed by etching. Thereafter, using the SiO 2 film 8 and the SiN film 9 as a mask, the n-type epitaxial layer 7 is wet-etched from the surface to a depth of 0.1 μm, and further anisotropically dry-etched to a depth of 0.7 μm to form a shallow groove. (See FIG. 2 (E)). Here, the desired region is an isolation region of an npn transistor, an isolation region between a p-type base layer provided in the npn transistor in the future and a collector wall, a light receiving region of a PIN photodiode, and the like.
つぎに、レジスト11を塗布し、フォトリソグラフィ技
術により分離領域に設けられた溝の上方のみを除去す
る。そして、レジスト11をマスクとして3.0μｍの異方
性ドライエッチングを行い、浅い溝のうち分離領域にあ
る溝を深くする。その後、レジスト11を残したままボロ
ンのイオン注入を行い、深い溝のそれぞれの底部にp+の
ストッパ層を形成する（第２図（Ｆ）参照）。つぎに、
レジスト10、11を除去した後、再びレジストを塗布しフ
ォトリソグラフィでレジストをエッチングし、残ったレ
ジストをマスクとしてボロンをイオン注入し、p+タブ12
を形成する。p+タブ12は、PINホトダイオード領域およ
びnpnトランジスタ領域をそれぞれ取り囲むように形成
される。ついで、レジストを除去し、各溝の内面にSiO2
膜およびSiN膜を形成する。そして、異方性エッチング
により各溝の側壁のSiN膜を残したまま底部のSiN膜を除
去する（第２図（Ｇ）参照）。続いて、６気圧、1050℃
雰囲気で熱酸化を行う。これにより、SiN膜で覆われて
いない部分が酸化される。この酸化によって得られる酸
化膜の厚さは1.5μｍ程度であり、浅い溝をほぼ埋め尽
してしまう。その後、ポリシリコン13を表面全体に堆積
することにより、深い溝も穴埋めしてしまう。そして、
ポリシリコン13の表面にSiO2膜およびSiN膜を形成し、
ドライエッチングにより深い溝の上部にのみ残るように
パターニングする（第２図（Ｈ）参照）。つぎに、ポリ
シリコン13をエッチングする。これによって、深い溝の
内部にのみポリシリコン13が残る。そして、表面に残さ
れたSiN膜をドライエッチングにより除去した後、酸化
を行って表面を平坦化する（第２図（Ｉ）参照）。Next, a resist 11 is applied, and only the portion above the groove provided in the isolation region is removed by photolithography. Then, using the resist 11 as a mask, anisotropic dry etching of 3.0 μm is performed to deepen the shallow trench in the isolation region. Thereafter, boron ions are implanted while the resist 11 is left, and ap + stopper layer is formed at the bottom of each deep groove (see FIG. 2 (F)). Next,
After the resists 10 and 11 are removed, the resist is applied again, the resist is etched by photolithography, boron is ion-implanted using the remaining resist as a mask, and a p + tab 12 is formed.
To form P + tub 12 is formed to surround the PIN photodiode region and the npn transistor region, respectively. Next, the resist is removed, and SiO 2 is coated on the inner surface of each groove.
A film and a SiN film are formed. Then, the bottom SiN film is removed by anisotropic etching while leaving the SiN film on the side wall of each groove (see FIG. 2 (G)). Then, 6 atm, 1050 ℃
Perform thermal oxidation in an atmosphere. As a result, portions not covered with the SiN film are oxidized. The thickness of the oxide film obtained by this oxidation is about 1.5 μm, and almost completely fills the shallow groove. Thereafter, deep trenches are filled by depositing polysilicon 13 over the entire surface. And
Form a SiO 2 film and a SiN film on the surface of polysilicon 13,
Patterning is performed by dry etching so as to remain only above the deep groove (see FIG. 2 (H)). Next, the polysilicon 13 is etched. As a result, the polysilicon 13 remains only inside the deep groove. Then, after removing the SiN film remaining on the surface by dry etching, oxidation is performed to flatten the surface (see FIG. 2 (I)).
つぎに、表面にSiO2膜26およびSiN膜27を形成する。
これら膜の所望の領域をフォトリソグラフィ技術を利用
してパターニングする。残されたSiO2膜26およびSiN膜2
7をマスクとして燐を拡散することにより、npnトランジ
スタのコレクタウォールとなるn+層15およびPINホトダ
イオードの電極引き出し層となるn+層16を形成する（第
２図（Ｊ）参照）。なお、第２図（Ｊ）から（Ｍ）で
は、深い溝の中のポリシリコンおよびSiN膜の表示は簡
単のため省略してある。続いて、SiN膜の開口部を酸化
した後、エミッタ領域にマスク17を形成し、マスク17の
下の部分以外の場所のSiNを除去し、ボロンをイオン注
入して外部ベース18を形成する（第２図（Ｋ）参照）。
さらに、マスク17およびSiNを除去してボロンをイオン
注入して真性ベース19を形成する（第２図（Ｌ）参
照）。その後、ポリシリコン21を堆積する。そして、砒
素をイオン注入する（第２図（Ｍ）参照）。ついで、不
要なポリシリコンをドライエッチングして除去し、SiO2
膜をCVDで堆積する。その後、加熱してエミッタ22を形
成する（第２図（Ｎ）参照）。Next, a SiO 2 film 26 and a SiN film 27 are formed on the surface.
Desired regions of these films are patterned using photolithography technology. The remaining SiO 2 film 26 and SiN film 2
The n + layer 15 serving as the collector wall of the npn transistor and the n + layer 16 serving as the electrode lead layer of the PIN photodiode are formed by diffusing phosphorus with the mask 7 (see FIG. 2 (J)). In FIGS. 2 (J) to 2 (M), the illustration of the polysilicon and the SiN film in the deep groove is omitted for simplicity. Subsequently, after oxidizing the opening of the SiN film, a mask 17 is formed in the emitter region, SiN is removed at a portion other than the portion under the mask 17, and boron is ion-implanted to form an external base 18 ( (See FIG. 2 (K)).
Further, the mask 17 and the SiN are removed, and boron is ion-implanted to form an intrinsic base 19 (see FIG. 2 (L)). Thereafter, polysilicon 21 is deposited. Then, arsenic is ion-implanted (see FIG. 2 (M)). Then, unnecessary polysilicon is removed by dry etching, and SiO 2 is removed.
The film is deposited by CVD. Thereafter, the emitter 22 is formed by heating (see FIG. 2 (N)).
第１図に示す半導体装置は、以上の工程を経た後、必
要な電極を形成したものであり、同一基板上にPINホト
ダイオード31とnpnトランジスタ32とがモノシリックに
形成されている。PINホトダイオード31は、高濃度ｐ型
半導体基板１をＰ層、低濃度ｐ型エピタキシャル層２を
Ｉ層、ｎ型埋込層６をＮ層とするPINホトダイオードで
ある。ｎ型埋込層６には電極取出層16を介してカソード
電極33が設けられており、基板１の裏面には図示省略し
たアノード電極が設けられている。電極間に逆バイアス
が印加された状態で光が入射すると、低濃度ｐ型エピタ
キシャル層２の空乏領域でキャリアが発生し、このキャ
リアが空乏領域の電界によって移動して光電流となる。
また、p+タブ層上の電極34は、裏面の電極と共にPINホ
トダイオードのアノード電極として機能するものであ
る。この電極34がアノード電極として付加されることに
より、アノード電極を裏面電極のみとしたときよりも寄
生抵抗を低減することができる。In the semiconductor device shown in FIG. 1, necessary electrodes are formed after the above steps, and a PIN photodiode 31 and an npn transistor 32 are monolithically formed on the same substrate. The PIN photodiode 31 is a PIN photodiode in which the high-concentration p-type semiconductor substrate 1 is a P layer, the low-concentration p-type epitaxial layer 2 is an I layer, and the n-type buried layer 6 is an N layer. A cathode electrode 33 is provided on the n-type buried layer 6 via the electrode extraction layer 16, and an anode electrode (not shown) is provided on the back surface of the substrate 1. When light enters while a reverse bias is applied between the electrodes, carriers are generated in a depletion region of the low-concentration p-type epitaxial layer 2, and the carriers move by an electric field in the depletion region to become a photocurrent.
The electrode 34 on the p + tab layer functions as the anode electrode of the PIN photodiode together with the electrode on the back surface. By adding the electrode 34 as an anode electrode, the parasitic resistance can be reduced as compared with the case where the anode electrode is only the back electrode.
npnトランジスタ32には、図示のように、エミッタ電
極35、ベース電極36、コレクタ電極37が設けられてい
る。ｐ型埋込層４は周囲の素子との間のパンチスルーを
防止するために設けられている。また、分離溝の底部の
周囲にはストッパ層29が設けられ、パンチスルーを一層
効果的に防止している。本実施例では、npnトランジス
タ32全体に渡る領域にｐ型埋込層４が形成されている
が、第４図に示すごとく、npnトランジスタ32の周囲を
取り囲むようにｐ型埋込層41を設けてもよい。第１図に
示すｐ型埋込層４は、コレクタ容量が比較的大きくなっ
てしまうが、基板への抵抗が小さくなるという長所をも
っている。一方、第４図に示すｐ型埋込層41は、コレク
タ容量を小さくすることができるが、基板への抵抗が大
きくなってしまう。例えば、前者のタイプでは、コレク
タ容量0.288pF、抵抗0.3Ωとすることができ、後者のタ
イプでは、コレクタ容量0.09pF、抵抗330Ωとすること
ができる。いずれのタイプの埋込層を用いるかは、用途
に応じて適宜選択することが望ましい。As shown, the npn transistor 32 is provided with an emitter electrode 35, a base electrode 36, and a collector electrode 37. The p-type buried layer 4 is provided to prevent punch-through with surrounding elements. Further, a stopper layer 29 is provided around the bottom of the separation groove to more effectively prevent punch-through. In this embodiment, the p-type buried layer 4 is formed in a region extending over the entire npn transistor 32. However, as shown in FIG. 4, a p-type buried layer 41 is provided so as to surround the periphery of the npn transistor 32. You may. The p-type buried layer 4 shown in FIG. 1 has an advantage that the collector capacitance is relatively large but the resistance to the substrate is small. On the other hand, the p-type buried layer 41 shown in FIG. 4 can reduce the collector capacitance but increases the resistance to the substrate. For example, the former type can have a collector capacitance of 0.288 pF and a resistance of 0.3 Ω, and the latter type can have a collector capacitance of 0.09 pF and a resistance of 330 Ω. It is desirable to appropriately select which type of buried layer is to be used depending on the application.
以上説明したように、本発明の半導体装置によれば、
PINホトダイオードのＩ層として用いられる低濃度ｐ型
エピタキシャル層の上にｎ型エピタキシャル層が形成さ
れ、そのｎ型エピタキシャル層中にnpnトランジスタが
形成されているが、npnトランジスタ領域において、低
濃度ｐ型エピタキシャル層中にそれよりも濃い濃度をも
つｐ型埋込層が設けられているので、近傍のトランジス
タとパンチスルーを起こすことがない。As described above, according to the semiconductor device of the present invention,
An n-type epitaxial layer is formed on a low-concentration p-type epitaxial layer used as an I layer of a PIN photodiode, and an npn transistor is formed in the n-type epitaxial layer. Since the p-type buried layer having a higher concentration is provided in the epitaxial layer, punch-through with a nearby transistor does not occur.
第１図は本発明の一実施例である半導体装置の部分断面
斜視図、第２図はその製造方法を示す工程断面図、第３
図は埋込層のプロファイルを示すグラフ、第４図は他の
実施例を示す部分断面斜視図である。 １……高濃度ｐ型半導体基板、２……低濃度ｐ型エピタ
キシャル層、４、41……ｐ型埋込層、５、６……ｎ型埋
込層、７……ｎ型エピタキシャル層、12……p+タブ、18
……外部ベース、19……真性ベース、22……エミッタ、
23……コレクタ、31……PINホトダイオード、32……npn
トランジスタ。FIG. 1 is a partial sectional perspective view of a semiconductor device according to one embodiment of the present invention, FIG.
FIG. 4 is a graph showing a profile of a buried layer, and FIG. 4 is a partial sectional perspective view showing another embodiment. 1 high-concentration p-type semiconductor substrate, 2 low-concentration p-type epitaxial layer, 4, 41 p-type buried layer, 5, 6 n-type buried layer, 7 n-type epitaxial layer 12 …… p + tab, 18
…… External base, 19 …… Intrinsic base, 22 …… Emitter,
23 …… collector, 31 …… PIN photodiode, 32 …… npn
Transistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 浩康 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (56)参考文献 特開 平１−181560（ＪＰ，Ａ) 特開 平１−205564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroyasu Nakamura 1126 Nomachi, Hamamatsu-shi, Shizuoka Prefecture Inside Hamamatsu Photonics Co., Ltd. (56) References JP-A-1-181560 (JP, A) JP-A-1- 205564 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 21/822 H01L 21/8222-21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (1)
オードのＩ層として用いられる低濃度ｐ型エピタキシャ
ル層が形成され、さらにその上にｎ型エピタキシャル層
が形成されている半導体装置であって、 前記ｎ型エピタキシャル層中への不純物ドープにより形
成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミ
ッタ層によってnpnバイポーラトランジスタが構成され
ており、このnpnバイポーラトランジスタの下側全体が
前記低濃度ｐ型エピタキシャル層よりも高い不純物濃度
を持つｐ型埋込層で囲まれている半導体装置。1. A semiconductor device comprising a low-concentration p-type epitaxial layer used as an I layer of a PIN photodiode formed on a high-concentration p-type semiconductor substrate, and an n-type epitaxial layer formed thereon. An npn bipolar transistor is formed by an n-type collector layer, a p-type base layer, and an n-type emitter layer formed by doping impurities into the n-type epitaxial layer. A semiconductor device surrounded by a p-type buried layer having a higher impurity concentration than a p-type epitaxial layer.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226306A JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
| US07/899,591 US5410175A (en) | 1989-08-31 | 1992-06-18 | Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226306A JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0389562A JPH0389562A (en) | 1991-04-15 |
| JP2899018B2 true JP2899018B2 (en) | 1999-06-02 |
Family
ID=16843139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226306A Expired - Fee Related JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899018B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000312021A (en) * | 1999-04-26 | 2000-11-07 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP4083553B2 (en) * | 2002-11-28 | 2008-04-30 | 松下電器産業株式会社 | Optical semiconductor device |
-
1989
- 1989-08-31 JP JP1226306A patent/JP2899018B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0389562A (en) | 1991-04-15 |
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