JP2904071B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2904071B2 JP2904071B2 JP7257727A JP25772795A JP2904071B2 JP 2904071 B2 JP2904071 B2 JP 2904071B2 JP 7257727 A JP7257727 A JP 7257727A JP 25772795 A JP25772795 A JP 25772795A JP 2904071 B2 JP2904071 B2 JP 2904071B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- pull
- type mosfet
- semiconductor substrate
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、プルアップ抵抗ま
たはプルダウン抵抗を有する半導体装置に関し、特に、
プルアップ抵抗またはプルダウン抵抗を有するＣＭＯＳ
半導体装置に関する。
たはプルダウン抵抗を有する半導体装置に関し、特に、
プルアップ抵抗またはプルダウン抵抗を有するＣＭＯＳ
半導体装置に関する。
【０００２】
【従来の技術】図７は従来のプルアップ抵抗を有する半
導体装置の回路の一例を示す図である。図７に示されて
いる回路は、入力バッファ回路として動作させることが
できると共に、出力バッファ回路として動作させること
もできる入出力バッファ回路である。この回路は入出力
端子（以下、端子と記す）２０１、プルアップ抵抗２０
３、ＣＭＯＳ回路２１０、入力バッファ２０６によって
構成されている。ＣＭＯＳ回路２１０の出力点Ｘ（Ｐ型
ＭＯＳＦＥＴ２０７のドレインとＮ型ＭＯＳＦＥＴ２０
８のドレインとの接続点）は端子２０１に接続されてい
ると共に入力バッファ２０６の入力端子に接続されてい
る。プルアップ抵抗２０３は、駆動電源２０２と端子２
０１との間に接続されている。端子２０１は、図７の入
出力バッファ回路が入力バッファ回路として使用される
場合には、入力端子として使用され、図７の入出力バッ
ファ回路が出力バッファ回路として使用される場合には
出力端子として使用される。
導体装置の回路の一例を示す図である。図７に示されて
いる回路は、入力バッファ回路として動作させることが
できると共に、出力バッファ回路として動作させること
もできる入出力バッファ回路である。この回路は入出力
端子（以下、端子と記す）２０１、プルアップ抵抗２０
３、ＣＭＯＳ回路２１０、入力バッファ２０６によって
構成されている。ＣＭＯＳ回路２１０の出力点Ｘ（Ｐ型
ＭＯＳＦＥＴ２０７のドレインとＮ型ＭＯＳＦＥＴ２０
８のドレインとの接続点）は端子２０１に接続されてい
ると共に入力バッファ２０６の入力端子に接続されてい
る。プルアップ抵抗２０３は、駆動電源２０２と端子２
０１との間に接続されている。端子２０１は、図７の入
出力バッファ回路が入力バッファ回路として使用される
場合には、入力端子として使用され、図７の入出力バッ
ファ回路が出力バッファ回路として使用される場合には
出力端子として使用される。
【０００３】Ｐ型ＭＯＳＦＥＴのゲート２０４、Ｎ型Ｍ
ＯＳＦＥＴのゲート２０５には２出力のゲート回路（図
示せず）の出力が入力される。このゲート回路は、図７
の入出力バッファ回路が入力バッファ回路として使用さ
れる場合には、Ｐ型ＭＯＳＦＥＴ２０７のゲート２０４
にハイレベルを出力し、Ｎ型ＭＯＳＦＥＴ２０８のゲー
ト２０５にローレベルを出力する。その結果、Ｐ型ＭＯ
ＳＦＥＴ２０７、Ｎ型ＭＯＳＦＥＴ２０８はいずれも非
導通状態になる。また、入出力バッファ回路が出力バッ
ファ回路として使用される場合には、図示されていない
前記ゲート回路は、Ｐ型ＭＯＳＦＥＴのゲート２０４お
よびＮ型ＭＯＳＦＥＴのゲート２０５に同一のデータ信
号を出力する。したがって、この場合には、ＣＭＯＳ回
路２１０はＣＭＯＳインバータとして働く。
ＯＳＦＥＴのゲート２０５には２出力のゲート回路（図
示せず）の出力が入力される。このゲート回路は、図７
の入出力バッファ回路が入力バッファ回路として使用さ
れる場合には、Ｐ型ＭＯＳＦＥＴ２０７のゲート２０４
にハイレベルを出力し、Ｎ型ＭＯＳＦＥＴ２０８のゲー
ト２０５にローレベルを出力する。その結果、Ｐ型ＭＯ
ＳＦＥＴ２０７、Ｎ型ＭＯＳＦＥＴ２０８はいずれも非
導通状態になる。また、入出力バッファ回路が出力バッ
ファ回路として使用される場合には、図示されていない
前記ゲート回路は、Ｐ型ＭＯＳＦＥＴのゲート２０４お
よびＮ型ＭＯＳＦＥＴのゲート２０５に同一のデータ信
号を出力する。したがって、この場合には、ＣＭＯＳ回
路２１０はＣＭＯＳインバータとして働く。
【０００４】この入出力バッファ回路は次のように作用
する。先ず、この入出力バッファ回路が入力バッファ回
路として使用される場合には、前記のように、Ｐ型ＭＯ
ＳＦＥＴ２０７、Ｎ型ＭＯＳＦＥＴ２０８はいずれも非
導通状態にされる。端子２０１から入力されたデータ信
号は直接入力バッファ２０６に入力され、入力バッファ
２０６でデータ信号の論理レベルが判別され、論理レベ
ルが判別されたデータ信号は内部回路（不図示）へ伝達
される。もし、端子２０１が外部回路に接続されていな
ければプルアップ抵抗２０３により端子２０１の電位は
ハイレベルとなり、端子２０１がフローティング状態に
なることが回避される。
する。先ず、この入出力バッファ回路が入力バッファ回
路として使用される場合には、前記のように、Ｐ型ＭＯ
ＳＦＥＴ２０７、Ｎ型ＭＯＳＦＥＴ２０８はいずれも非
導通状態にされる。端子２０１から入力されたデータ信
号は直接入力バッファ２０６に入力され、入力バッファ
２０６でデータ信号の論理レベルが判別され、論理レベ
ルが判別されたデータ信号は内部回路（不図示）へ伝達
される。もし、端子２０１が外部回路に接続されていな
ければプルアップ抵抗２０３により端子２０１の電位は
ハイレベルとなり、端子２０１がフローティング状態に
なることが回避される。
【０００５】入出力バッファ回路が出力バッファ回路と
して使用される場合には、前記のように、ＣＭＯＳ回路
２１０はインバータとした働く。したがって、ＣＭＯＳ
回路２１０のゲートに入力されたデータ信号は反転され
て端子２０１から出力される。図８は図７の回路の配置
例を示す平面図である。図８において、参照番号３０１
は端子を含むパッドを表し、参照番号３０２は内部回路
が配置される領域を表す。パッド３０１と内部回路３０
２との間に、パッド３０１の側からＮ型ＭＯＳＦＥＴ２
０８、Ｐ型ＭＯＳＦＥＴ２０７、プルアップ抵抗２０３
が順に並んでいる。この例ではプルアップ抵抗２０３は
Ｐ型拡散層で作られている。
して使用される場合には、前記のように、ＣＭＯＳ回路
２１０はインバータとした働く。したがって、ＣＭＯＳ
回路２１０のゲートに入力されたデータ信号は反転され
て端子２０１から出力される。図８は図７の回路の配置
例を示す平面図である。図８において、参照番号３０１
は端子を含むパッドを表し、参照番号３０２は内部回路
が配置される領域を表す。パッド３０１と内部回路３０
２との間に、パッド３０１の側からＮ型ＭＯＳＦＥＴ２
０８、Ｐ型ＭＯＳＦＥＴ２０７、プルアップ抵抗２０３
が順に並んでいる。この例ではプルアップ抵抗２０３は
Ｐ型拡散層で作られている。
【０００６】図９は図８の回路の配置の詳細を示す平面
図である。
図である。
【０００７】図９においてＰ型拡散層６０１はＰ型ＭＯ
ＳＦＥＴ２０７のソースおよびドレインを構成する領域
を表し、ポリシリコン６０４はＰ型ＭＯＳＦＥＴ２０７
のゲートである。第２アルミ配線６０７は、拡散ー第２
アルミコンタクトを介してＰ型ＭＯＳＦＥＴ２０７のソ
ースに電源電位を供給する配線である。
ＳＦＥＴ２０７のソースおよびドレインを構成する領域
を表し、ポリシリコン６０４はＰ型ＭＯＳＦＥＴ２０７
のゲートである。第２アルミ配線６０７は、拡散ー第２
アルミコンタクトを介してＰ型ＭＯＳＦＥＴ２０７のソ
ースに電源電位を供給する配線である。
【０００８】Ｎ型拡散層６０２はＮ型ＭＯＳＦＥＴ２０
８のソースおよびドレインを構成する領域を表し、ポリ
シリコン６０３はＮ型ＭＯＳＦＥＴ２０８のゲートであ
る。第２アルミ配線６０６は拡散ー第２アルミコンタク
ト６１１を介してＮ型ＭＯＳＦＥＴ２０８にソース電位
としてグラウンド電位を供給する配線である。第１アル
ミ配線６１０は、拡散層と上層配線である第２アルミ配
線との間のコンタクトを直接とることが出来ないので、
下層配線である第１アルミ配線を介して拡散層と第２ア
ルミ配線のコンタクトをとるためのものである。第１ア
ルミ配線６０９は、拡散ー第１アルミコンタクト６１２
を介してＰ型ＭＯＳＦＥＴ２０７のドレインとＮ型ＭＯ
ＳＦＥＴ２０８のドレインとパッド３０１を接続してい
る。
８のソースおよびドレインを構成する領域を表し、ポリ
シリコン６０３はＮ型ＭＯＳＦＥＴ２０８のゲートであ
る。第２アルミ配線６０６は拡散ー第２アルミコンタク
ト６１１を介してＮ型ＭＯＳＦＥＴ２０８にソース電位
としてグラウンド電位を供給する配線である。第１アル
ミ配線６１０は、拡散層と上層配線である第２アルミ配
線との間のコンタクトを直接とることが出来ないので、
下層配線である第１アルミ配線を介して拡散層と第２ア
ルミ配線のコンタクトをとるためのものである。第１ア
ルミ配線６０９は、拡散ー第１アルミコンタクト６１２
を介してＰ型ＭＯＳＦＥＴ２０７のドレインとＮ型ＭＯ
ＳＦＥＴ２０８のドレインとパッド３０１を接続してい
る。
【０００９】また、Ｎ型拡散層６２０はプルアップ抵抗
２０３を形成し、電源電位である第２アルミ配線６０７
と、端子（パッド３０１）に接続されている第１アルミ
配線６０９との間に接続されている。パッド３０１は基
板上に下層配線である第１アルミ配線を形成し、その上
に層間絶縁膜を介して第２アルミ配線が形成されてい
る。
２０３を形成し、電源電位である第２アルミ配線６０７
と、端子（パッド３０１）に接続されている第１アルミ
配線６０９との間に接続されている。パッド３０１は基
板上に下層配線である第１アルミ配線を形成し、その上
に層間絶縁膜を介して第２アルミ配線が形成されてい
る。
【００１０】図１０は図７の回路の他の配置例である。
図において、プルアップ抵抗２０３はＮ型ＭＯＳＦＥＴ
２０８の横に配置されている。この例ではプルアップ抵
抗２０３はＮ型拡散層で作られている。プルアップ抵抗
２０３をＮ型ＭＯＳＦＥＴ２０８の横に配置した理由
は、プルアップ抵抗２０３もパッド３０１すなわち端子
２０１に直接接続されているＮ型拡散層であるからＰ型
ＭＯＳＦＥＴ２０７との間に距離が必要であるためであ
る。
図において、プルアップ抵抗２０３はＮ型ＭＯＳＦＥＴ
２０８の横に配置されている。この例ではプルアップ抵
抗２０３はＮ型拡散層で作られている。プルアップ抵抗
２０３をＮ型ＭＯＳＦＥＴ２０８の横に配置した理由
は、プルアップ抵抗２０３もパッド３０１すなわち端子
２０１に直接接続されているＮ型拡散層であるからＰ型
ＭＯＳＦＥＴ２０７との間に距離が必要であるためであ
る。
【００１１】図１１は図１０の回路の配置の詳細を示す
図である。図１１において図９の回路要素に対応する回
路要素には同一の番号を付けて表す。
図である。図１１において図９の回路要素に対応する回
路要素には同一の番号を付けて表す。
【００１２】Ｐ型拡散層６０１はＰ型ＭＯＳＦＥＴ２０
７のソースおよびドレインを構成する領域を表す。ポリ
シリコン６０４はＰ型ＭＯＳＦＥＴ２０７のゲートであ
る。第２アルミ配線６０７はＰ型ＭＯＳＦＥＴ２０７に
ソース電位として電源電位を供給する配線である。
７のソースおよびドレインを構成する領域を表す。ポリ
シリコン６０４はＰ型ＭＯＳＦＥＴ２０７のゲートであ
る。第２アルミ配線６０７はＰ型ＭＯＳＦＥＴ２０７に
ソース電位として電源電位を供給する配線である。
【００１３】Ｎ型拡散層６０２はＮ型ＭＯＳＦＥＴ２０
８のソースおよびドレインを構成する領域を表す。ポリ
シリコン６０３はＮ型ＭＯＳＦＥＴ２０８のゲートであ
る。第２アルミ配線６０６はＮ型ＭＯＳＦＥＴ２０８に
ソース電位としてグラウンド電位を供給する配線であ
る。第１アルミ配線６０９は、拡散ー第１アルミコンタ
クト６１２を介してＰ型ＭＯＳＦＥＴ２０７のドレイン
とＮ型ＭＯＳＦＥＴ２０８のドレインとパッド３０１を
接続している。
８のソースおよびドレインを構成する領域を表す。ポリ
シリコン６０３はＮ型ＭＯＳＦＥＴ２０８のゲートであ
る。第２アルミ配線６０６はＮ型ＭＯＳＦＥＴ２０８に
ソース電位としてグラウンド電位を供給する配線であ
る。第１アルミ配線６０９は、拡散ー第１アルミコンタ
クト６１２を介してＰ型ＭＯＳＦＥＴ２０７のドレイン
とＮ型ＭＯＳＦＥＴ２０８のドレインとパッド３０１を
接続している。
【００１４】また、Ｎ型拡散層６２０はプルアップ抵抗
２０３を形成し、基板上においてＮ型ＭＯＳＦＥＴ２０
８の横に配置され、電源電位である第２アルミ配線６０
７と、端子（パッド３０１）に接続されている第１アル
ミ配線６０９との間に接続されている。
２０３を形成し、基板上においてＮ型ＭＯＳＦＥＴ２０
８の横に配置され、電源電位である第２アルミ配線６０
７と、端子（パッド３０１）に接続されている第１アル
ミ配線６０９との間に接続されている。
【００１５】これらの他に、プルアップ抵抗２０３を拡
散層で作るのではなく、ポリシリコンなどＰＮ接合を持
たない抵抗体でつくる例もある。図１２はその一例のレ
イアウトの断面構造を示す図である。図１２の配置例で
は、Ｎ型ＭＯＳＦＥＴ２０８のドレインとＰ型ＭＯＳＦ
ＥＴ２０７のドレインとを含む基板上に絶縁膜４０１を
形成し、その絶縁膜４０１上にポリシリコン抵抗体４０
２が形成されている。ポリシリコンなどＰＮ接合を持た
ない抵抗体は寄生サイリスタであるＮＰＮＰ構造に影響
を与えないので、図１２に示されている様に、ほかの素
子と距離を置かないで配置することができるという長所
がある。
散層で作るのではなく、ポリシリコンなどＰＮ接合を持
たない抵抗体でつくる例もある。図１２はその一例のレ
イアウトの断面構造を示す図である。図１２の配置例で
は、Ｎ型ＭＯＳＦＥＴ２０８のドレインとＰ型ＭＯＳＦ
ＥＴ２０７のドレインとを含む基板上に絶縁膜４０１を
形成し、その絶縁膜４０１上にポリシリコン抵抗体４０
２が形成されている。ポリシリコンなどＰＮ接合を持た
ない抵抗体は寄生サイリスタであるＮＰＮＰ構造に影響
を与えないので、図１２に示されている様に、ほかの素
子と距離を置かないで配置することができるという長所
がある。
【００１６】
【発明が解決しようとする課題】ＣＭＯＳＦＥＴを用い
るＬＳＩはＣＭＯＳ型ＬＳＩと呼ばれ，ＣＭＯＳ型ＬＳ
Ｉには一般にラッチアップと呼ばれる問題が存在する。
ラッチアップとは、管野卓雄氏監修のＣＭＯＳ超ＬＳＩ
の設計で説明されているように、ＣＭＯＳの構造に付随
する寄生サイリスタに電流が流れる現象であり、最悪チ
ップの破壊をもたらすことがある。
るＬＳＩはＣＭＯＳ型ＬＳＩと呼ばれ，ＣＭＯＳ型ＬＳ
Ｉには一般にラッチアップと呼ばれる問題が存在する。
ラッチアップとは、管野卓雄氏監修のＣＭＯＳ超ＬＳＩ
の設計で説明されているように、ＣＭＯＳの構造に付随
する寄生サイリスタに電流が流れる現象であり、最悪チ
ップの破壊をもたらすことがある。
【００１７】図１３は寄生サイリスタ構造を説明するた
めのＣＭＯＳ回路の一例の断面構造を示す図、図１４は
図１３の回路の寄生サイリスタ構造を示す図である。
めのＣＭＯＳ回路の一例の断面構造を示す図、図１４は
図１３の回路の寄生サイリスタ構造を示す図である。
【００１８】図１３から分かるように、Ｎ型ＭＯＳＦＥ
Ｔ２０８のソース、Ｐ型基板、Ｎウエルは寄生ＮＰＮバ
イポーラトランジスタＴ1を構成し、Ｐ型基板、Ｎウエ
ルおよびＰ型ＭＯＳＦＥＴ２０７のソースは寄生ＰＮＰ
バイポーラトランジスタＴ2を構成している。このよう
にして、図１４に示されているように、Ｎ型ＭＯＳＦＥ
Ｔ２０８のソース、Ｐ型基板、Ｎウエル、Ｐ型ＭＯＳＦ
ＥＴ２０７のソースでなる寄生サイリスタが構成され
る。
Ｔ２０８のソース、Ｐ型基板、Ｎウエルは寄生ＮＰＮバ
イポーラトランジスタＴ1を構成し、Ｐ型基板、Ｎウエ
ルおよびＰ型ＭＯＳＦＥＴ２０７のソースは寄生ＰＮＰ
バイポーラトランジスタＴ2を構成している。このよう
にして、図１４に示されているように、Ｎ型ＭＯＳＦＥ
Ｔ２０８のソース、Ｐ型基板、Ｎウエル、Ｐ型ＭＯＳＦ
ＥＴ２０７のソースでなる寄生サイリスタが構成され
る。
【００１９】図１３の回路において、トランジスタＴ1
のベース（サイリスタの第１ゲート）に該当するＰ型基
板、または、トランジスタＴ2のベース（サイリスタの
第２ゲート）に該当するＮウエルに何らかの理由で電流
が注入されると、電源とグラウンドの間のＰＮＰＮ構造
の寄生サイリスタ構造が機能して大電流が流れ、所謂ラ
ッチアップが発生する。ＣＭＯＳ型の半導体装置でラッ
チアップが最も良く起こるのは、端子２０１の電位が電
源電位より高くなった場合、もしくはグラウンド電位よ
り低くなった場合、すなわち端子２０１に過電圧が加わ
った場合である。
のベース（サイリスタの第１ゲート）に該当するＰ型基
板、または、トランジスタＴ2のベース（サイリスタの
第２ゲート）に該当するＮウエルに何らかの理由で電流
が注入されると、電源とグラウンドの間のＰＮＰＮ構造
の寄生サイリスタ構造が機能して大電流が流れ、所謂ラ
ッチアップが発生する。ＣＭＯＳ型の半導体装置でラッ
チアップが最も良く起こるのは、端子２０１の電位が電
源電位より高くなった場合、もしくはグラウンド電位よ
り低くなった場合、すなわち端子２０１に過電圧が加わ
った場合である。
【００２０】図１３に示されている様に、端子にはＣＭ
ＯＳを構成するＰ型ＭＯＳＦＥＴのドレインおよびＮ型
ＭＯＳＦＥＴのドレインになるそれぞれＰ型拡散層、Ｎ
型拡散層が接続されているのが普通である。例えば、端
子２０１にグラウンド電位より低い電位が加わると、図
１３に示されている様に、端子２０１に接続されている
Ｎ型ＭＯＳＦＥＴ２０８のドレインとグラウンドに接続
されているＰ型基板の間に作られているＰＮ接合が順バ
イアスとなり、大きな電流が流れる。このＰ型基板に流
れる大きな電流の一部は拡散して、近傍にある、図１４
に示されているサイリスタ構造に到達する。
ＯＳを構成するＰ型ＭＯＳＦＥＴのドレインおよびＮ型
ＭＯＳＦＥＴのドレインになるそれぞれＰ型拡散層、Ｎ
型拡散層が接続されているのが普通である。例えば、端
子２０１にグラウンド電位より低い電位が加わると、図
１３に示されている様に、端子２０１に接続されている
Ｎ型ＭＯＳＦＥＴ２０８のドレインとグラウンドに接続
されているＰ型基板の間に作られているＰＮ接合が順バ
イアスとなり、大きな電流が流れる。このＰ型基板に流
れる大きな電流の一部は拡散して、近傍にある、図１４
に示されているサイリスタ構造に到達する。
【００２１】図１３において、Ｐ型基板はサイリスタの
第１ゲート（トランジスタＴ1のベース）となるので、
第１ゲート領域に注入された電流がこのサイリスタを導
通状態にするのに十分であるとこの寄生サイリスタが導
通状態となり大電流が流れ、ラッチアップが発生する。
第１ゲート（トランジスタＴ1のベース）となるので、
第１ゲート領域に注入された電流がこのサイリスタを導
通状態にするのに十分であるとこの寄生サイリスタが導
通状態となり大電流が流れ、ラッチアップが発生する。
【００２２】寄生サイリスタのラッチアップは、端子２
０１の電位が電源電位よりも高くなった場合にも生じ
る。この場合には、Ｐ型ＭＯＳＦＥＴ２０７のドレイン
であるＰ型拡散層とＮウエルとの間のＰＮ接合に順方向
電圧が加わり、このＰＮ接合を通って電流が流れる。こ
の電流が寄生サイリスタ構造に到達すると、トランジス
タＴ2のベース、すなわち、寄生サイリスタの第２ゲー
トに電流が注入されたことになり、寄生サイリスタが導
通状態になって大電流が流れ、ラッチアップが発生す
る。このような、寄生サイリスタの導通状態は電源電圧
を下げない限り継続し、電源からグランド端子に電流が
流れ続ける。
０１の電位が電源電位よりも高くなった場合にも生じ
る。この場合には、Ｐ型ＭＯＳＦＥＴ２０７のドレイン
であるＰ型拡散層とＮウエルとの間のＰＮ接合に順方向
電圧が加わり、このＰＮ接合を通って電流が流れる。こ
の電流が寄生サイリスタ構造に到達すると、トランジス
タＴ2のベース、すなわち、寄生サイリスタの第２ゲー
トに電流が注入されたことになり、寄生サイリスタが導
通状態になって大電流が流れ、ラッチアップが発生す
る。このような、寄生サイリスタの導通状態は電源電圧
を下げない限り継続し、電源からグランド端子に電流が
流れ続ける。
【００２３】このラッチアップは最悪チップの破壊をも
たらすので、可能な限り発生しない様、チップの設計が
なされる必要がある。ＬＳＩの集積度が低く、Ｐ型ＭＯ
ＳＦＥＴとＮ型ＭＯＳＦＥＴとの間の距離が長いときに
は、図１３のトランジスタＴ 1、Ｔ2のベース幅ｄ1、ｄ2
が大きくなり、その結果、トランジスタＴ1、Ｔ2の増幅
率（ｈFE）が小さくなるのでラッチアップは抑止され、
ラッチアップを問題にする必要はない。しかし、集積度
を上げるためにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴと
を接近させると、ベース幅ｄ1、ｄ2が小さくなり、その
結果、トランジスタＴ1、Ｔ2の増幅率が大きくなって、
ラッチアップが発生し易くなる。
たらすので、可能な限り発生しない様、チップの設計が
なされる必要がある。ＬＳＩの集積度が低く、Ｐ型ＭＯ
ＳＦＥＴとＮ型ＭＯＳＦＥＴとの間の距離が長いときに
は、図１３のトランジスタＴ 1、Ｔ2のベース幅ｄ1、ｄ2
が大きくなり、その結果、トランジスタＴ1、Ｔ2の増幅
率（ｈFE）が小さくなるのでラッチアップは抑止され、
ラッチアップを問題にする必要はない。しかし、集積度
を上げるためにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴと
を接近させると、ベース幅ｄ1、ｄ2が小さくなり、その
結果、トランジスタＴ1、Ｔ2の増幅率が大きくなって、
ラッチアップが発生し易くなる。
【００２４】したがって、ラッチアップを抑止するため
に、特に端子に直接接続されるＰ型拡散層、Ｎ型拡散層
は他のＰ型拡散層、Ｎ型拡散層とそれぞれ一定の距離を
確保されるのが一般的である。その理由は、端子に過電
圧が加わった場合にラッチアップを引き起こす原因とな
る電流の侵入口となる、端子に直接接続されているＰ型
拡散層、Ｎ型拡散層（図７のＰ型ＭＯＳＦＥＴ、Ｎ型Ｍ
ＯＳＦＥＴのドレイン）から、寄生サイリスタへ、ラッ
チアップを起動するために十分な電流が到達しないよう
にする為、すなわち、寄生トランジスタＴ1、Ｔ2のベー
ス幅ｄ1、ｄ2を大きくし、寄生トランジスタＴ1、Ｔ2の
増幅率を小さくする為である。
に、特に端子に直接接続されるＰ型拡散層、Ｎ型拡散層
は他のＰ型拡散層、Ｎ型拡散層とそれぞれ一定の距離を
確保されるのが一般的である。その理由は、端子に過電
圧が加わった場合にラッチアップを引き起こす原因とな
る電流の侵入口となる、端子に直接接続されているＰ型
拡散層、Ｎ型拡散層（図７のＰ型ＭＯＳＦＥＴ、Ｎ型Ｍ
ＯＳＦＥＴのドレイン）から、寄生サイリスタへ、ラッ
チアップを起動するために十分な電流が到達しないよう
にする為、すなわち、寄生トランジスタＴ1、Ｔ2のベー
ス幅ｄ1、ｄ2を大きくし、寄生トランジスタＴ1、Ｔ2の
増幅率を小さくする為である。
【００２５】図８ではＮ型ＭＯＳＦＥＴ２０８とＰ型Ｍ
ＯＳＦＥＴ２０７の間、およびプルアップ抵抗２０３と
内部回路３０２の間に必要な距離が確保されている。プ
ルアップ抵抗２０３と内部回路３０２との間に一定以上
の距離を確保する理由は、プルアップ抵抗２０３もパッ
ド３０１すなわち端子２０１に直接接続されているＰ型
拡散層であるから、ラッチアップを抑止するために内部
回路３０２との間に距離が必要であるからである。ま
た、ラッチアップをトリガするに至らないまでも、Ｐ型
基板に侵入する電流は内部回路３０２を誤動作に至らし
める場合もある。図８の例から分かるように、ラッチア
ップの発生を抑止するための従来のレイアウトはチップ
面積大きくし、コストを増大させるという欠点を持つ。
ＯＳＦＥＴ２０７の間、およびプルアップ抵抗２０３と
内部回路３０２の間に必要な距離が確保されている。プ
ルアップ抵抗２０３と内部回路３０２との間に一定以上
の距離を確保する理由は、プルアップ抵抗２０３もパッ
ド３０１すなわち端子２０１に直接接続されているＰ型
拡散層であるから、ラッチアップを抑止するために内部
回路３０２との間に距離が必要であるからである。ま
た、ラッチアップをトリガするに至らないまでも、Ｐ型
基板に侵入する電流は内部回路３０２を誤動作に至らし
める場合もある。図８の例から分かるように、ラッチア
ップの発生を抑止するための従来のレイアウトはチップ
面積大きくし、コストを増大させるという欠点を持つ。
【００２６】図１０の例においては、Ｎ型ＭＯＳＦＥＴ
２０８の横にプルアップ抵抗２０３が配置されるので、
Ｎ型ＭＯＳＦＥＴ２０８の形状が厚型になるけれど、内
部回路３０２とＰ型ＭＯＳＦＥＴ２０７との間にプルア
ップ抵抗２０３がないので、内部回路３０２とＰ型ＭＯ
ＳＦＥＴ２０７との間の間隔は図８の例より小さくする
ことができるという長所がある。しかし、この例におい
ても、前記の例と同様に、Ｎ型ＭＯＳＦＥＴ２０８とＰ
型ＭＯＳＦＥＴ２０７の間、およびＰ型ＭＯＳＦＥＴ２
０７と内部回路３０２の間には何も配置されていないの
で、そのことがチップ面積を大きくする要因となってい
る。換言すれば、図１０のレイアウト例は、図８の例よ
りは、チップ面積を減少させるための改善が計られてい
るけれど、コストを増大させるという欠点を持つ。
２０８の横にプルアップ抵抗２０３が配置されるので、
Ｎ型ＭＯＳＦＥＴ２０８の形状が厚型になるけれど、内
部回路３０２とＰ型ＭＯＳＦＥＴ２０７との間にプルア
ップ抵抗２０３がないので、内部回路３０２とＰ型ＭＯ
ＳＦＥＴ２０７との間の間隔は図８の例より小さくする
ことができるという長所がある。しかし、この例におい
ても、前記の例と同様に、Ｎ型ＭＯＳＦＥＴ２０８とＰ
型ＭＯＳＦＥＴ２０７の間、およびＰ型ＭＯＳＦＥＴ２
０７と内部回路３０２の間には何も配置されていないの
で、そのことがチップ面積を大きくする要因となってい
る。換言すれば、図１０のレイアウト例は、図８の例よ
りは、チップ面積を減少させるための改善が計られてい
るけれど、コストを増大させるという欠点を持つ。
【００２７】図１２の配置においては、プルアップ抵抗
４０２を他の回路要素に接近させて配置することができ
るので、チップ面積を小さくすることができる。しか
し、ポリシリコンは、一般にＰ型拡散層、Ｎ型拡散層の
拡散層に比べ単位面積あたりの抵抗値が小さいため、同
じ大きさの抵抗値を作る場合に、Ｐ型拡散層、Ｎ型拡散
層に比較して面積が大きくなり、それ自体がチップ面積
を大きくし、コストを増大させるという欠点を持ってい
る。
４０２を他の回路要素に接近させて配置することができ
るので、チップ面積を小さくすることができる。しか
し、ポリシリコンは、一般にＰ型拡散層、Ｎ型拡散層の
拡散層に比べ単位面積あたりの抵抗値が小さいため、同
じ大きさの抵抗値を作る場合に、Ｐ型拡散層、Ｎ型拡散
層に比較して面積が大きくなり、それ自体がチップ面積
を大きくし、コストを増大させるという欠点を持ってい
る。
【００２８】上述したように従来の半導体装置において
は、寄生サイリスタのラッチアップを抑止するために拡
散層相互間の距離を大きくすると、それによって、逆に
集積回路の集積度が低下し、その結果、チップが大型化
し、コストを増大させるという欠点があった。
は、寄生サイリスタのラッチアップを抑止するために拡
散層相互間の距離を大きくすると、それによって、逆に
集積回路の集積度が低下し、その結果、チップが大型化
し、コストを増大させるという欠点があった。
【００２９】本発明の目的は、チップを大型化すること
なく、端子に過電圧が印加された場合においても、ラッ
チアップの発生を抑止することができる半導体装置を提
供することにある。
なく、端子に過電圧が印加された場合においても、ラッ
チアップの発生を抑止することができる半導体装置を提
供することにある。
【００３０】
【課題を解決するための手段】本発明の半導体装置は、
端子と電源電位との間にプルアップもしくはプルダウン
抵抗を有する半導体装置である。プルアップもしくはプ
ルダウン抵抗は直列に接続された２つの抵抗によって構
成され、その直列に接続された２つの抵抗のうち、端子
に接続されている抵抗は半導体基板とＰＮ接合を作らな
い抵抗体で形成され、他の抵抗は半導体基板とＰＮ接合
を作る導電型の拡散層で形成されている。以下の記載に
おいて、端子に接続されていて、半導体基板とＰＮ接合
を作らない抵抗体として形成されている抵抗を第１の抵
抗と記し、半導体基板とＰＮ接合を作る導電型の拡散層
として形成されている、前記他の抵抗を第２の抵抗と記
す。
端子と電源電位との間にプルアップもしくはプルダウン
抵抗を有する半導体装置である。プルアップもしくはプ
ルダウン抵抗は直列に接続された２つの抵抗によって構
成され、その直列に接続された２つの抵抗のうち、端子
に接続されている抵抗は半導体基板とＰＮ接合を作らな
い抵抗体で形成され、他の抵抗は半導体基板とＰＮ接合
を作る導電型の拡散層で形成されている。以下の記載に
おいて、端子に接続されていて、半導体基板とＰＮ接合
を作らない抵抗体として形成されている抵抗を第１の抵
抗と記し、半導体基板とＰＮ接合を作る導電型の拡散層
として形成されている、前記他の抵抗を第２の抵抗と記
す。
【００３１】したがって、端子に過電圧が加わって、前
記第２の抵抗と半導体基板とによって作られる寄生ＰＮ
接合が順方向にバイアスされても、電流の供給路にある
第１の抵抗による電圧降下によって、当該ＰＮ接合を流
れる寄生電流は小さい値に抑制される。
記第２の抵抗と半導体基板とによって作られる寄生ＰＮ
接合が順方向にバイアスされても、電流の供給路にある
第１の抵抗による電圧降下によって、当該ＰＮ接合を流
れる寄生電流は小さい値に抑制される。
【００３２】本発明の第１の半導体装置は、半導体基板
上に形成されたＣＭＯＳＦＥＴと、該ＣＭＯＳＦＥＴを
構成するＰ型ＭＯＳＦＥＴのドレインとＮ型ＭＯＳＦＥ
Ｔのドレインとの接続点に信号線を介して接続されてい
る端子と、該信号線と電源電位との間にプルアップもし
くはプルダウン抵抗を有する半導体装置であって、プル
アップもしくはプルダウン抵抗は直列に接続された２つ
の抵抗によって構成され、該直列に接続された２つの抵
抗のうち、信号線に接続された抵抗は半導体基板とＰＮ
接合を作らない抵抗体で形成され（第１の抵抗）、他の
抵抗は半導体基板とＰＮ接合を作る導電型の拡散層で形
成されている（第２の抵抗）。
上に形成されたＣＭＯＳＦＥＴと、該ＣＭＯＳＦＥＴを
構成するＰ型ＭＯＳＦＥＴのドレインとＮ型ＭＯＳＦＥ
Ｔのドレインとの接続点に信号線を介して接続されてい
る端子と、該信号線と電源電位との間にプルアップもし
くはプルダウン抵抗を有する半導体装置であって、プル
アップもしくはプルダウン抵抗は直列に接続された２つ
の抵抗によって構成され、該直列に接続された２つの抵
抗のうち、信号線に接続された抵抗は半導体基板とＰＮ
接合を作らない抵抗体で形成され（第１の抵抗）、他の
抵抗は半導体基板とＰＮ接合を作る導電型の拡散層で形
成されている（第２の抵抗）。
【００３３】図１３、図１４を参照して説明したよう
に、ＣＭＯＳＦＥＴは、本来、サイリスタ構造をもって
いる。そして、そのＣＭＯＳＦＥＴを構成するＮ型ＭＯ
ＳＦＥＴのドレイン領域とＰ型ＭＯＳＦＥＴのドレイン
領域とはその寄生サイリスタのゲート領域に該当してい
る。したがって、寄生サイリスタのラッチアップを抑止
するためには、少なくとも、上記のドレイン領域に接続
されているプルアップもしくはプルダウン抵抗が半導体
基板と共に構成する寄生ＰＮ接合を流れる寄生電流が該
ラッチアップをトリガしない程度に抑止することが必要
である。このことは、プルアップもしくはプルダウン抵
抗を本発明の第１および第２の抵抗によって構成するこ
とによって達成することができる。
に、ＣＭＯＳＦＥＴは、本来、サイリスタ構造をもって
いる。そして、そのＣＭＯＳＦＥＴを構成するＮ型ＭＯ
ＳＦＥＴのドレイン領域とＰ型ＭＯＳＦＥＴのドレイン
領域とはその寄生サイリスタのゲート領域に該当してい
る。したがって、寄生サイリスタのラッチアップを抑止
するためには、少なくとも、上記のドレイン領域に接続
されているプルアップもしくはプルダウン抵抗が半導体
基板と共に構成する寄生ＰＮ接合を流れる寄生電流が該
ラッチアップをトリガしない程度に抑止することが必要
である。このことは、プルアップもしくはプルダウン抵
抗を本発明の第１および第２の抵抗によって構成するこ
とによって達成することができる。
【００３４】本発明の第１の半導体装置のレイアウトと
しては、前記端子に過電圧が印加されたときに半導体基
板とＣＭＯＳＦＥＴによって構成される寄生サイリスタ
にラッチアップが発生することを阻止し得る最小の間隔
でＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを半導体基板
上に、相互に平行に形成し、かつ、第１、第２の抵抗を
半導体基板上の、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
との間に、それらのＦＥＴに平行に形成し、さらに、第
１の抵抗は、前記端子に過電圧が印加されたときに第２
の抵抗と前記半導体基板とのＰＮ接合から半導体基板中
に流れる寄生電流によって当該ＣＭＯＳＦＥＴに誘起さ
れ得るラッチアップを抑止することができる値に設定さ
れている、第１の抵抗を、前記端子に過電圧が印加され
たときに第２の抵抗と前記半導体基板とのＰＮ接合から
半導体基板中に流れる寄生電流によって当該ＣＭＯＳＦ
ＥＴに誘起され得るラッチアップを抑止することができ
る値に設定することが望ましい。このように配置するこ
とによって、ラッチアップを抑止しながら、Ｐ型ＭＯＳ
ＦＥＴとＮ型ＭＯＳＦＥＴとの間の空いた面積を有効利
用することができ、ＬＳＩの集積度を改善することがで
きる。
しては、前記端子に過電圧が印加されたときに半導体基
板とＣＭＯＳＦＥＴによって構成される寄生サイリスタ
にラッチアップが発生することを阻止し得る最小の間隔
でＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを半導体基板
上に、相互に平行に形成し、かつ、第１、第２の抵抗を
半導体基板上の、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
との間に、それらのＦＥＴに平行に形成し、さらに、第
１の抵抗は、前記端子に過電圧が印加されたときに第２
の抵抗と前記半導体基板とのＰＮ接合から半導体基板中
に流れる寄生電流によって当該ＣＭＯＳＦＥＴに誘起さ
れ得るラッチアップを抑止することができる値に設定さ
れている、第１の抵抗を、前記端子に過電圧が印加され
たときに第２の抵抗と前記半導体基板とのＰＮ接合から
半導体基板中に流れる寄生電流によって当該ＣＭＯＳＦ
ＥＴに誘起され得るラッチアップを抑止することができ
る値に設定することが望ましい。このように配置するこ
とによって、ラッチアップを抑止しながら、Ｐ型ＭＯＳ
ＦＥＴとＮ型ＭＯＳＦＥＴとの間の空いた面積を有効利
用することができ、ＬＳＩの集積度を改善することがで
きる。
【００３５】本発明の第２の半導体装置は入出力回路を
有する半導体装置である。該入出力回路は、ＣＭＯＳＦ
ＥＴと、該ＣＭＯＳＦＥＴを構成するＰ型ＭＯＳＦＥＴ
のドレインとＮ型ＭＯＳＦＥＴのドレインとを接続する
接続点に信号線を介して接続されている入出力端子と、
該信号線と電源電位との間に接続されているプルアップ
もしくはプルダウン抵抗と、Ｐ型ＭＯＳＦＥＴのドレイ
ンとＮ型ＭＯＳＦＥＴのドレインとを接続する前記接続
点に接続されている内部回路を有する。
有する半導体装置である。該入出力回路は、ＣＭＯＳＦ
ＥＴと、該ＣＭＯＳＦＥＴを構成するＰ型ＭＯＳＦＥＴ
のドレインとＮ型ＭＯＳＦＥＴのドレインとを接続する
接続点に信号線を介して接続されている入出力端子と、
該信号線と電源電位との間に接続されているプルアップ
もしくはプルダウン抵抗と、Ｐ型ＭＯＳＦＥＴのドレイ
ンとＮ型ＭＯＳＦＥＴのドレインとを接続する前記接続
点に接続されている内部回路を有する。
【００３６】この入出力回路のプルアップもしくはプル
ダウン抵抗は直列に接続された２つの抵抗によって構成
され、該直列に接続された２つの抵抗のうち、入出力端
子に接続されている抵抗は半導体基板とＰＮ接合を作ら
ない抵抗体で形成され、他の抵抗は半導体基板とＰＮ接
合を作る導電型の拡散層で形成されている。
ダウン抵抗は直列に接続された２つの抵抗によって構成
され、該直列に接続された２つの抵抗のうち、入出力端
子に接続されている抵抗は半導体基板とＰＮ接合を作ら
ない抵抗体で形成され、他の抵抗は半導体基板とＰＮ接
合を作る導電型の拡散層で形成されている。
【００３７】本発明の第２の半導体装置は、本発明の第
１の半導体装置の、ＣＭＯＳ入出力回路への応用であ
る。その特徴は基本的に本発明の第２の半導体装置と同
様である。
１の半導体装置の、ＣＭＯＳ入出力回路への応用であ
る。その特徴は基本的に本発明の第２の半導体装置と同
様である。
【００３８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００３９】図１は本発明の実施の形態を示す回路図で
ある。本実施の形態の回路は、基本的には図７の回路と
同様に構成されている。異なる点はプルアップ抵抗が、
Ｎ型拡散層によって作られたプルアップ抵抗１０３とポ
リシリコンによって作られたプルアップ抵抗１０９の直
列接続によって構成されている点である。
ある。本実施の形態の回路は、基本的には図７の回路と
同様に構成されている。異なる点はプルアップ抵抗が、
Ｎ型拡散層によって作られたプルアップ抵抗１０３とポ
リシリコンによって作られたプルアップ抵抗１０９の直
列接続によって構成されている点である。
【００４０】図１に示されている回路は、入力バッファ
回路として動作させることができると共に、出力バッフ
ァ回路として動作させることもできる入出力バッファ回
路である。この回路は端子１０１、プルアップ抵抗１０
３、１０９、ＣＭＯＳ回路１１０、入力バッファ１０６
によって構成されている。ＣＭＯＳ回路１１０の出力点
Ｘ（Ｐ型ＭＯＳＦＥＴ１０７のドレインとＮ型ＭＯＳＦ
ＥＴ１０８のドレインとの接続点）は端子１０１に接続
されていると共に入力バッファ１０６の入力端子に接続
されている。プルアップ抵抗１０３とプルアップ抵抗１
０９とが直列接続されてなるプルアップ抵抗体の、プル
アップ抵抗１０３側の端部は駆動電源１０２に接続さ
れ、該プルアップ抵抗体の他端は端子１０１に接続され
ている。端子１０１は、図１の入出力バッファ回路が入
力バッファ回路として使用される場合には入力端子とし
て使用され、図１の入出力バッファ回路が出力バッファ
回路として使用される場合には出力端子として使用され
る。
回路として動作させることができると共に、出力バッフ
ァ回路として動作させることもできる入出力バッファ回
路である。この回路は端子１０１、プルアップ抵抗１０
３、１０９、ＣＭＯＳ回路１１０、入力バッファ１０６
によって構成されている。ＣＭＯＳ回路１１０の出力点
Ｘ（Ｐ型ＭＯＳＦＥＴ１０７のドレインとＮ型ＭＯＳＦ
ＥＴ１０８のドレインとの接続点）は端子１０１に接続
されていると共に入力バッファ１０６の入力端子に接続
されている。プルアップ抵抗１０３とプルアップ抵抗１
０９とが直列接続されてなるプルアップ抵抗体の、プル
アップ抵抗１０３側の端部は駆動電源１０２に接続さ
れ、該プルアップ抵抗体の他端は端子１０１に接続され
ている。端子１０１は、図１の入出力バッファ回路が入
力バッファ回路として使用される場合には入力端子とし
て使用され、図１の入出力バッファ回路が出力バッファ
回路として使用される場合には出力端子として使用され
る。
【００４１】Ｐ型ＭＯＳＦＥＴ１０７のゲート１０４、
Ｎ型ＭＯＳＦＥＴのゲート１０５には、図７の回路と同
様に、２出力のゲート回路（図示せず）の出力が入力さ
れる。入出力バッファ回路が入力バッファ回路として使
用される場合には、このゲート回路は、該ゲート回路に
入力されているデータ信号の出力を阻止して、Ｐ型ＭＯ
ＳＦＥＴのゲート１０４にハイレベルを出力し、Ｎ型Ｍ
ＯＳＦＥＴのゲート１０５にローレベルを出力する。し
たがって、Ｐ型ＭＯＳＦＥＴ１０７、Ｎ型ＭＯＳＦＥＴ
１０８はいずれも非導通状態になる。その結果、端子１
０１から入力された信号は直接入力バッファ１０６に入
力され、該入力バッファ１０６によって信号レベルが判
別された後、判別された信号が入力バッファ１０６から
ＬＳＩの内部回路へ伝達される。もし、端子１０１に外
部から信号が与えられていなければＮ型拡散層によるプ
ルアップ抵抗１０３およびポリシリコンによるプルアッ
プ抵抗１０９により端子１０１の電位はハイレベルとな
る。
Ｎ型ＭＯＳＦＥＴのゲート１０５には、図７の回路と同
様に、２出力のゲート回路（図示せず）の出力が入力さ
れる。入出力バッファ回路が入力バッファ回路として使
用される場合には、このゲート回路は、該ゲート回路に
入力されているデータ信号の出力を阻止して、Ｐ型ＭＯ
ＳＦＥＴのゲート１０４にハイレベルを出力し、Ｎ型Ｍ
ＯＳＦＥＴのゲート１０５にローレベルを出力する。し
たがって、Ｐ型ＭＯＳＦＥＴ１０７、Ｎ型ＭＯＳＦＥＴ
１０８はいずれも非導通状態になる。その結果、端子１
０１から入力された信号は直接入力バッファ１０６に入
力され、該入力バッファ１０６によって信号レベルが判
別された後、判別された信号が入力バッファ１０６から
ＬＳＩの内部回路へ伝達される。もし、端子１０１に外
部から信号が与えられていなければＮ型拡散層によるプ
ルアップ抵抗１０３およびポリシリコンによるプルアッ
プ抵抗１０９により端子１０１の電位はハイレベルとな
る。
【００４２】また、入出力バッファ回路が出力バッファ
回路として使用される場合には、前記ゲート回路は、該
ゲート回路に入力されているデータ信号に対応する同一
の信号をＰ型ＭＯＳＦＥＴ１０７のゲート１０４および
Ｎ型ＭＯＳＦＥＴ１０８のゲート１０５に出力する。し
たがって、この場合には、ＣＭＯＳ回路２１０はＣＭＯ
Ｓインバータとして働く。その結果、Ｐ型ＭＯＳＦＥＴ
１０７、Ｎ型ＭＯＳＦＥＴ１０８のゲートに入力された
信号は反転されて端子１０１から外部回路に出力され
る。
回路として使用される場合には、前記ゲート回路は、該
ゲート回路に入力されているデータ信号に対応する同一
の信号をＰ型ＭＯＳＦＥＴ１０７のゲート１０４および
Ｎ型ＭＯＳＦＥＴ１０８のゲート１０５に出力する。し
たがって、この場合には、ＣＭＯＳ回路２１０はＣＭＯ
Ｓインバータとして働く。その結果、Ｐ型ＭＯＳＦＥＴ
１０７、Ｎ型ＭＯＳＦＥＴ１０８のゲートに入力された
信号は反転されて端子１０１から外部回路に出力され
る。
【００４３】図２は本発明の実施の形態の第１の配置例
を示す平面図である。図２においてはＰ型ＭＯＳＦＥＴ
１０７と内部回路３０２の間にＮ型拡散層によって形成
されたプルアップ抵抗１０３とポリシリコンによって形
成されたプルアップ抵抗１０９が配置されている。間隔
については、内部回路３０２とＰ型ＭＯＳＦＥＴ１０７
との間の間隔、Ｐ型ＭＯＳＦＥＴ１０７とＮ型ＭＯＳＦ
ＥＴ１０８との間の間隔として一定の間隔が確保されて
いるが、Ｎ型拡散層によるプルアップ抵抗１０３と内部
回路３０２との間の間隔、ポリシリコンによるプルアッ
プ抵抗１０９とＮ型拡散層によるプルアップ抵抗１０３
との間の間隔、ポリシリコンによるプルアップ抵抗１０
９とＰ型ＭＯＳＦＥＴ１０７の間隔は小さい間隔しか取
られていない。
を示す平面図である。図２においてはＰ型ＭＯＳＦＥＴ
１０７と内部回路３０２の間にＮ型拡散層によって形成
されたプルアップ抵抗１０３とポリシリコンによって形
成されたプルアップ抵抗１０９が配置されている。間隔
については、内部回路３０２とＰ型ＭＯＳＦＥＴ１０７
との間の間隔、Ｐ型ＭＯＳＦＥＴ１０７とＮ型ＭＯＳＦ
ＥＴ１０８との間の間隔として一定の間隔が確保されて
いるが、Ｎ型拡散層によるプルアップ抵抗１０３と内部
回路３０２との間の間隔、ポリシリコンによるプルアッ
プ抵抗１０９とＮ型拡散層によるプルアップ抵抗１０３
との間の間隔、ポリシリコンによるプルアップ抵抗１０
９とＰ型ＭＯＳＦＥＴ１０７の間隔は小さい間隔しか取
られていない。
【００４４】本実施の形態において端子１０１にグラウ
ンドより低い電位、すなわち過電圧が加わった場合を考
察する。図３は端子１０１にグラウンドより低い電位が
印加された場合の寄生ダイオードの等価回路である。図
１から分かるように、端子１０１にはＰ型ＭＯＳＦＥＴ
のドレインを構成するＰ型拡散層と、Ｎ型ＭＯＳＦＥＴ
１０８のドレインを構成するＮ型拡散層と、ポリシリコ
ンによるプルアップ抵抗１０９を介してプルアップ抵抗
１０３のＮ型拡散層とが接続されている。このうち、Ｐ
型ＭＯＳＦＥＴのドレインを構成するＰ型拡散層は考慮
の対象外に置くことができる。その理由は、当該Ｐ型拡
散層がＮウエルと共に構成するＰＮ接合は、端子１０１
の電位がグラウンドより低い場合には逆方向バイアスに
なり、寄生ダイオードを構成しないからである。端子１
０１に接続されているＮ型拡散層とＰ型基板の間にでき
る寄生ダイオードはＰ型基板とＮ型ＭＯＳＦＥＴ１０８
のドレインによって構成される寄生ダイオードと、Ｐ型
基板とプルアップ抵抗１０３によって構成される寄生ダ
イオードである。このうち、前者の等価回路は、図３に
おいて端子１０１とＰ型基板との間に接続されたダイオ
ードで表され、後者の等価回路は、図３において、アノ
ードがＰ型基板に接続され、カソードがプルアップ抵抗
１０９を介して端子１０１に接続されているダイオード
で表されている。
ンドより低い電位、すなわち過電圧が加わった場合を考
察する。図３は端子１０１にグラウンドより低い電位が
印加された場合の寄生ダイオードの等価回路である。図
１から分かるように、端子１０１にはＰ型ＭＯＳＦＥＴ
のドレインを構成するＰ型拡散層と、Ｎ型ＭＯＳＦＥＴ
１０８のドレインを構成するＮ型拡散層と、ポリシリコ
ンによるプルアップ抵抗１０９を介してプルアップ抵抗
１０３のＮ型拡散層とが接続されている。このうち、Ｐ
型ＭＯＳＦＥＴのドレインを構成するＰ型拡散層は考慮
の対象外に置くことができる。その理由は、当該Ｐ型拡
散層がＮウエルと共に構成するＰＮ接合は、端子１０１
の電位がグラウンドより低い場合には逆方向バイアスに
なり、寄生ダイオードを構成しないからである。端子１
０１に接続されているＮ型拡散層とＰ型基板の間にでき
る寄生ダイオードはＰ型基板とＮ型ＭＯＳＦＥＴ１０８
のドレインによって構成される寄生ダイオードと、Ｐ型
基板とプルアップ抵抗１０３によって構成される寄生ダ
イオードである。このうち、前者の等価回路は、図３に
おいて端子１０１とＰ型基板との間に接続されたダイオ
ードで表され、後者の等価回路は、図３において、アノ
ードがＰ型基板に接続され、カソードがプルアップ抵抗
１０９を介して端子１０１に接続されているダイオード
で表されている。
【００４５】Ｎ型ＭＯＳＦＥＴ１０８による寄生ダイオ
ードとＮ型拡散層を形成するプルアップ抵抗１０３によ
る寄生ダイオードは共に過電圧によって順方向バイアス
になるので導通状態となる。しかし、プルアップ抵抗１
０３による寄生ダイオードを流れる電流によってプルア
ップ抵抗１０９に電圧降下が発生するため、プルアップ
抵抗１０３による寄生ダイオードの順方向電圧がＮ型Ｍ
ＯＳＦＥＴ１０８による寄生ダイオードより小さくな
る。したがって、電流は双方の寄生ダイオードを流れる
けれどその大部分はＮ型ＭＯＳＦＥＴ１０８による寄生
ダイオードを流れる。
ードとＮ型拡散層を形成するプルアップ抵抗１０３によ
る寄生ダイオードは共に過電圧によって順方向バイアス
になるので導通状態となる。しかし、プルアップ抵抗１
０３による寄生ダイオードを流れる電流によってプルア
ップ抵抗１０９に電圧降下が発生するため、プルアップ
抵抗１０３による寄生ダイオードの順方向電圧がＮ型Ｍ
ＯＳＦＥＴ１０８による寄生ダイオードより小さくな
る。したがって、電流は双方の寄生ダイオードを流れる
けれどその大部分はＮ型ＭＯＳＦＥＴ１０８による寄生
ダイオードを流れる。
【００４６】このように本実施の形態の回路によって、
端子１０１にグラウンド電位よりも低い過電圧が加わっ
た時、Ｐ型基板からプルアップ抵抗１０３へ流れ込む電
流が少なくなる分、プルアップ抵抗１０３を内部回路３
０２に近づけることができる。
端子１０１にグラウンド電位よりも低い過電圧が加わっ
た時、Ｐ型基板からプルアップ抵抗１０３へ流れ込む電
流が少なくなる分、プルアップ抵抗１０３を内部回路３
０２に近づけることができる。
【００４７】従来の例で説明した様に、端子１０１に前
記過電圧が加わった時においてＰ型基板から、ポリシリ
コンのプルアップ抵抗１０９へ電流の注入は起きない。
それであるから、ポリシリコンによるプルアップ抵抗１
０９は回路の他の部分の近くに配置することができる。
また、端子１０１に過電圧が印加されてポリシリコンの
プルアップ抵抗１０９に電流が流れる場合に、当該プル
アップ抵抗１０９に生じる電圧降下が寄生ダイオードの
順方向電圧以下であっても、端子１０１へ流入する電流
の大部分はＮ型ＭＯＳＦＥＴ１０８による寄生ダイオー
ドを流れるようになるのでポリシリコンのプルアップ抵
抗の面積を過大な大きさにする必要はない。
記過電圧が加わった時においてＰ型基板から、ポリシリ
コンのプルアップ抵抗１０９へ電流の注入は起きない。
それであるから、ポリシリコンによるプルアップ抵抗１
０９は回路の他の部分の近くに配置することができる。
また、端子１０１に過電圧が印加されてポリシリコンの
プルアップ抵抗１０９に電流が流れる場合に、当該プル
アップ抵抗１０９に生じる電圧降下が寄生ダイオードの
順方向電圧以下であっても、端子１０１へ流入する電流
の大部分はＮ型ＭＯＳＦＥＴ１０８による寄生ダイオー
ドを流れるようになるのでポリシリコンのプルアップ抵
抗の面積を過大な大きさにする必要はない。
【００４８】このように、本配置例では内部回路３０２
とＰ型ＭＯＳＦＥＴ１０７の間の面積が有効に利用さ
れ、それによって、チップ面積を小さくすることができ
る。
とＰ型ＭＯＳＦＥＴ１０７の間の面積が有効に利用さ
れ、それによって、チップ面積を小さくすることができ
る。
【００４９】図４は本発明の実施の形態の第２の配置例
を示す平面図である。本配置例は、Ｎ型拡散層によって
形成されたプルアップ抵抗１０３とポリシリコンによっ
て形成されたプルアップ抵抗１０９をＰ型ＭＯＳＦＥＴ
１０７とＮ型ＭＯＳＦＥＴ１０８の間に配置した例であ
る。本配置例において、プルアップ抵抗１０３、１０９
をＰ型ＭＯＳＦＥＴ１０７とＮ型ＭＯＳＦＥＴ１０８の
近くに配置してもラッチアップが起こりにくい理由は第
一の配置例と同様であるのでその説明を省略する。この
ように、本配置例においても、第１の配置例と同様に、
チップ面積の増大を回避しつつ、ラッチアップを防止す
ることができる。さらに、第２の配置例では第１の配置
例に比べ、Ｎ型拡散層によるプルアップ抵抗１０３が内
部回路３０２から遠くに配置されるので、端子１０１す
なわちパッド３０１に過電圧が加わった時、内部回路３
０２でラッチアップが起こる可能性をさらに低減すると
共に、内部回路３０２の誤動作の可能性をも低減するこ
とができる。
を示す平面図である。本配置例は、Ｎ型拡散層によって
形成されたプルアップ抵抗１０３とポリシリコンによっ
て形成されたプルアップ抵抗１０９をＰ型ＭＯＳＦＥＴ
１０７とＮ型ＭＯＳＦＥＴ１０８の間に配置した例であ
る。本配置例において、プルアップ抵抗１０３、１０９
をＰ型ＭＯＳＦＥＴ１０７とＮ型ＭＯＳＦＥＴ１０８の
近くに配置してもラッチアップが起こりにくい理由は第
一の配置例と同様であるのでその説明を省略する。この
ように、本配置例においても、第１の配置例と同様に、
チップ面積の増大を回避しつつ、ラッチアップを防止す
ることができる。さらに、第２の配置例では第１の配置
例に比べ、Ｎ型拡散層によるプルアップ抵抗１０３が内
部回路３０２から遠くに配置されるので、端子１０１す
なわちパッド３０１に過電圧が加わった時、内部回路３
０２でラッチアップが起こる可能性をさらに低減すると
共に、内部回路３０２の誤動作の可能性をも低減するこ
とができる。
【００５０】以上の実施の形態は、プルアップ抵抗の例
で説明したが、プルダウン抵抗についても全く同様な議
論が成り立つ。その理由は、本発明においては、端子に
接続されている拡散層抵抗と半導体基板とによって作ら
れる寄生ダイオードを流れる寄生電流を考慮の対象にし
ているのであって、電源から拡散層抵抗に供給される正
規の回路電流を問題にしているのではなく、したがっ
て、端子に接続されている拡散層抵抗の他端が駆動電源
の正負電極のどちらに接続されているかは、本発明には
全く無関係であるからである。
で説明したが、プルダウン抵抗についても全く同様な議
論が成り立つ。その理由は、本発明においては、端子に
接続されている拡散層抵抗と半導体基板とによって作ら
れる寄生ダイオードを流れる寄生電流を考慮の対象にし
ているのであって、電源から拡散層抵抗に供給される正
規の回路電流を問題にしているのではなく、したがっ
て、端子に接続されている拡散層抵抗の他端が駆動電源
の正負電極のどちらに接続されているかは、本発明には
全く無関係であるからである。
【００５１】
【実施例】図５は図２の回路の配置の詳細な配置を示す
平面図である。図５においてＰ型拡散層５０１はＰ型Ｍ
ＯＳＦＥＴ１０７のソースおよびドレインが形成されて
いる領域である。ポリシリコン５０４はＰ型ＭＯＳＦＥ
Ｔ１０７のゲートである。第２アルミ配線５０７は拡散
ー第２アルミコンタクトを介してＰ型ＭＯＳＦＥＴ１０
７にソース電位として電源電位を供給する配線である。
平面図である。図５においてＰ型拡散層５０１はＰ型Ｍ
ＯＳＦＥＴ１０７のソースおよびドレインが形成されて
いる領域である。ポリシリコン５０４はＰ型ＭＯＳＦＥ
Ｔ１０７のゲートである。第２アルミ配線５０７は拡散
ー第２アルミコンタクトを介してＰ型ＭＯＳＦＥＴ１０
７にソース電位として電源電位を供給する配線である。
【００５２】Ｎ型拡散層５０２はＮ型ＭＯＳＦＥＴ１０
８のソースおよびドレインが形成されている領域であ
る。ポリシリコン５０３はＮ型ＭＯＳＦＥＴ１０８のゲ
ートである。第２アルミ配線５０６は、拡散ー第２アル
ミコンタクト５１１を介してＮ型ＭＯＳＦＥＴ１０８に
ソース電位としてグラウンド電位を供給する配線であ
る。第１アルミ配線５１０は図９の第１アルミ配線６１
０と同様に、拡散層と上層配線である第２アルミ配線と
を仲介するための配線である。
８のソースおよびドレインが形成されている領域であ
る。ポリシリコン５０３はＮ型ＭＯＳＦＥＴ１０８のゲ
ートである。第２アルミ配線５０６は、拡散ー第２アル
ミコンタクト５１１を介してＮ型ＭＯＳＦＥＴ１０８に
ソース電位としてグラウンド電位を供給する配線であ
る。第１アルミ配線５１０は図９の第１アルミ配線６１
０と同様に、拡散層と上層配線である第２アルミ配線と
を仲介するための配線である。
【００５３】第１アルミ配線５０９は拡散ー第１アルミ
コンタクト５１２を介してＰ型ＭＯＳＦＥＴ１０７のド
レインとＮ型ＭＯＳＦＥＴ１０８のドレインとを接続す
ると共に、これらのドレインをパッド３０１に接続して
いる。パッド３０１は図９のと同様に、下層配線である
第１アルミ配線の上に、層間絶縁膜を介して第２アルミ
配線５０５が形成されて構成されている。前記したよう
に、端子１０１はパッド３０１に含まれている。
コンタクト５１２を介してＰ型ＭＯＳＦＥＴ１０７のド
レインとＮ型ＭＯＳＦＥＴ１０８のドレインとを接続す
ると共に、これらのドレインをパッド３０１に接続して
いる。パッド３０１は図９のと同様に、下層配線である
第１アルミ配線の上に、層間絶縁膜を介して第２アルミ
配線５０５が形成されて構成されている。前記したよう
に、端子１０１はパッド３０１に含まれている。
【００５４】ポリシリコン５２０はプルアップ抵抗１０
９を形成し、Ｎ型拡散層５２１はプルアップ抵抗１０３
を形成する。それらのプルアップ抵抗１０９、１０３、
すなわち、ポリシリコン５２０、Ｎ型拡散層５２１は、
電源電位を供給する第２アルミ配線５０７と端子（パッ
ド３０１）に接続されている第１アルミ配線５０９との
間に直列に接続されている。ポリシリコンー第１アルミ
コンタクト５１３は、ポリシリコン５２０と第１アルミ
配線５０９とを接続するコンタクトである。ポリシリコ
ン５２０とＮ型拡散層５２１との直列接続でなるプルア
ップ抵抗体は、Ｐ型拡散層５０１と内部回路３０２との
間の基板上の位置に配置されている。
９を形成し、Ｎ型拡散層５２１はプルアップ抵抗１０３
を形成する。それらのプルアップ抵抗１０９、１０３、
すなわち、ポリシリコン５２０、Ｎ型拡散層５２１は、
電源電位を供給する第２アルミ配線５０７と端子（パッ
ド３０１）に接続されている第１アルミ配線５０９との
間に直列に接続されている。ポリシリコンー第１アルミ
コンタクト５１３は、ポリシリコン５２０と第１アルミ
配線５０９とを接続するコンタクトである。ポリシリコ
ン５２０とＮ型拡散層５２１との直列接続でなるプルア
ップ抵抗体は、Ｐ型拡散層５０１と内部回路３０２との
間の基板上の位置に配置されている。
【００５５】図６は図４の回路の配置の詳細を示す図で
ある。図６において、図５の回路要素に対応する回路要
素には、図５の回路要素と同一の参照番号を付けてあ
る。
ある。図６において、図５の回路要素に対応する回路要
素には、図５の回路要素と同一の参照番号を付けてあ
る。
【００５６】Ｐ型拡散層５０１はＰ型ＭＯＳＦＥＴ１０
７のソースおよびドレインを構成する領域を表す。ポリ
シリコン５０４はＰ型ＭＯＳＦＥＴ１０７のゲートであ
る。第２アルミ配線５０７はＰ型ＭＯＳＦＥＴ１０７に
ソース電位として電源電位を供給する配線である。
７のソースおよびドレインを構成する領域を表す。ポリ
シリコン５０４はＰ型ＭＯＳＦＥＴ１０７のゲートであ
る。第２アルミ配線５０７はＰ型ＭＯＳＦＥＴ１０７に
ソース電位として電源電位を供給する配線である。
【００５７】Ｎ型拡散層５０２はＮ型ＭＯＳＦＥＴ１０
８のソースおよびドレインを構成する領域を表す。ポリ
シリコン５０３はＮ型ＭＯＳＦＥＴ１０８のゲートであ
る。第２アルミ配線５０６はＮ型ＭＯＳＦＥＴ１０８に
ソース電位としてグラウンド電位を供給する配線であ
る。
８のソースおよびドレインを構成する領域を表す。ポリ
シリコン５０３はＮ型ＭＯＳＦＥＴ１０８のゲートであ
る。第２アルミ配線５０６はＮ型ＭＯＳＦＥＴ１０８に
ソース電位としてグラウンド電位を供給する配線であ
る。
【００５８】第１アルミ配線５０９は、拡散ー第１アル
ミコンタクト５１２を介してＰ型ＭＯＳＦＥＴ１０７の
ドレインと、Ｎ型ＭＯＳＦＥＴ１０８のドレインと、パ
ッド３０１とを接続している。
ミコンタクト５１２を介してＰ型ＭＯＳＦＥＴ１０７の
ドレインと、Ｎ型ＭＯＳＦＥＴ１０８のドレインと、パ
ッド３０１とを接続している。
【００５９】また、ポリシリコン５２０で成るプルアッ
プ抵抗１０９とＮ型拡散層５２１で成るプルアップ抵抗
１０３は、電源電位である第２アルミ配線５０７と端子
に接続されている第１アルミ配線５０９の間に、直列に
接続されている。ポリシリコン５２０とＮ型拡散層５２
１との直列接続でなるプルアップ抵抗体は、Ｐ型拡散層
５０１とＮ型拡散層５０２の間の基板上の位置に配置さ
れている。
プ抵抗１０９とＮ型拡散層５２１で成るプルアップ抵抗
１０３は、電源電位である第２アルミ配線５０７と端子
に接続されている第１アルミ配線５０９の間に、直列に
接続されている。ポリシリコン５２０とＮ型拡散層５２
１との直列接続でなるプルアップ抵抗体は、Ｐ型拡散層
５０１とＮ型拡散層５０２の間の基板上の位置に配置さ
れている。
【００６０】
【発明の効果】以上説明した様に、本発明は、プルアッ
プもしくはプルダウン抵抗を直列に接続された２つの抵
抗によって構成し、その直列に接続された２つの抵抗の
うち、端子に接続されている抵抗を半導体基板とＰＮ接
合を作らない抵抗体で形成し、他の抵抗を半導体基板と
ＰＮ接合を作る導電型の拡散層で形成することによっ
て、次の効果を有する。 １）プルアップもしくはプルダウン抵抗と半導体基板と
によって構成される寄生ＰＮ接合を通って端子から半導
体装置に導入される寄生電流を抑制することができ、該
寄生電流によって生ずる誤動作および該寄生電流によっ
てトリガされる寄生現象を抑止することができる。 ２）本発明のプルアップもしくはプルダウン抵抗をＣＭ
ＯＳ回路に適用することによって、ＣＭＯＳが本来持っ
ているサイリスタ構造にラッチアップが発生することを
防止した上で、ＣＭＯＳ半導体装置の集積度を向上さ
せ、チップ面積を小さくすることができる。 ３）半導体装置のチップを大型化することなく、したが
ってコストを増大させることなく、端子に過電圧が加わ
った場合においてもラッチアップの発生を押さえること
ができる安定した半導体装置を提供することができる。
プもしくはプルダウン抵抗を直列に接続された２つの抵
抗によって構成し、その直列に接続された２つの抵抗の
うち、端子に接続されている抵抗を半導体基板とＰＮ接
合を作らない抵抗体で形成し、他の抵抗を半導体基板と
ＰＮ接合を作る導電型の拡散層で形成することによっ
て、次の効果を有する。 １）プルアップもしくはプルダウン抵抗と半導体基板と
によって構成される寄生ＰＮ接合を通って端子から半導
体装置に導入される寄生電流を抑制することができ、該
寄生電流によって生ずる誤動作および該寄生電流によっ
てトリガされる寄生現象を抑止することができる。 ２）本発明のプルアップもしくはプルダウン抵抗をＣＭ
ＯＳ回路に適用することによって、ＣＭＯＳが本来持っ
ているサイリスタ構造にラッチアップが発生することを
防止した上で、ＣＭＯＳ半導体装置の集積度を向上さ
せ、チップ面積を小さくすることができる。 ３）半導体装置のチップを大型化することなく、したが
ってコストを増大させることなく、端子に過電圧が加わ
った場合においてもラッチアップの発生を押さえること
ができる安定した半導体装置を提供することができる。
【図１】本発明の実施の形態を示す回路図である。
【図２】図１の回路の第１の配置例を示す平面図であ
る。
る。
【図３】図１の回路の入力端子に過電圧がかかった時の
等価回路を示す図である。
等価回路を示す図である。
【図４】図１の回路の第２の配置例を示す図
【図５】図２の配置の詳細を示す平面図である。
【図６】図４の配置の詳細を示す平面図である。
【図７】従来のプルアップ抵抗を有する半導体装置の回
路の一例を示す図である。
路の一例を示す図である。
【図８】図７の回路の配置例を示す平面図である。
【図９】図８の回路の配置の詳細を示す平面図である。
【図１０】図７の回路の他の配置例である。
【図１１】図１０の回路の配置の詳細を示す図である。
【図１２】プルアップまたはプルダウン抵抗をポリシリ
コンで作った一例のレイアウトの断面構造を示す図であ
る。
コンで作った一例のレイアウトの断面構造を示す図であ
る。
【図１３】寄生サイリスタ構造を説明するためのＣＭＯ
Ｓ回路の一例の断面構造を示す図である。
Ｓ回路の一例の断面構造を示す図である。
【図１４】図１３の回路の寄生サイリスタ構造を示す図
である。
である。
１０１、２０１ 端子 １０２、２０２ 電源 １０３ Ｎ型拡散層によるプルアップ抵抗 １０４、２０４ ゲート １０５、２０５ ゲート １０６、２０６ 入力バッファ １０７、２０７ Ｐ型ＭＯＳＦＥＴ １０８、２０８ Ｎ型ＭＯＳＦＥＴ １０９ ポリシリコンによるプルアップ抵抗 ２０３ プルアップ抵抗 ３０１ パッド ３０２ 内部回路 ４０１ 絶縁膜 ４０２ ポリシリコンによる抵抗体 ５０１ Ｐ型拡散層 ５０２、５２１ Ｎ型拡散層 ５０３、５０４、５２０ ポリシリコン ５０９、５１０ 第１アルミ配線 ５０５、５０６、５０７ 第２アルミ配線 ５１１ 拡散ー第２アルミコンタクト ５１２ 拡散ー第１アルミコンタクト ５１３ ポリシリコンー第１アルミコンタクト ６０１ Ｐ型拡散層 ６０２、６２０ Ｎ型拡散層 ６０３、６０４ ポリシリコン ６０９、６１０ 第１アルミ配線 ６０５、６０６、６０７ 第２アルミ配線 ６１１ 拡散ー第２アルミコンタクト ６１２ 拡散ー第１アルミコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0948
Claims (5)
- 【請求項１】 半導体基板上に形成されたＣＭＯＳＦＥ
Ｔと、該ＣＭＯＳＦＥＴを構成するＰ型ＭＯＳＦＥＴの
ドレインとＮ型ＭＯＳＦＥＴのドレインとを接続する接
続点に信号線を介して接続されている端子と、該信号線
と電源電位との間にプルアップもしくはプルダウン抵抗
を有する半導体装置において、 前記プルアップもしくはプルダウン抵抗は直列に接続さ
れた２つの抵抗によって構成され、前記直列に接続され
た２つの抵抗のうち、信号線に接続されている第１の抵
抗は半導体基板とＰＮ接合を作らない抵抗体で形成さ
れ、前記電源電位に接続されている第２の抵抗は半導体
基板とＰＮ接合を作る導電型の拡散層で形成されている
ことを特徴とする半導体装置。 - 【請求項２】 前記Ｐ型ＭＯＳＦＥＴを構成するＰ型拡
散層の領域とＮ型ＭＯＳＦＥＴを構成するＮ型拡散層の
領域は、前記端子に過電圧が印加されたときに該半導体
基板と該ＣＭＯＳＦＥＴによって構成される寄生サイリ
スタにラッチアップが発生することを阻止し得る最小の
間隔で前記半導体基板上に平行に形成され、前記第１，
第２の抵抗は、前記半導体基板上の前記Ｐ型拡散層の領
域と前記Ｎ型拡散層の領域との間の、各拡散層の領域に
平行な領域に形成され、第１の抵抗は、前記端子に過電
圧が印加されたときに第２の抵抗と前記半導体基板との
ＰＮ接合から半導体基板中に流れる寄生電流によって当
該ＣＭＯＳＦＥＴに誘起され得るラッチアップを抑止す
ることができる値に設定されている、請求項１に記載の
半導体装置。 - 【請求項３】 半導体基板上に形成されたＣＭＯＳＦＥ
Ｔと、該ＣＭＯＳＦＥＴを構成するＰ型ＭＯＳＦＥＴの
ドレインとＮ型ＭＯＳＦＥＴのドレインとを接続する接
続点に信号線を介して接続されている入出力端子と、前
記信号線と電源電位との間に接続されているプルアップ
もしくはプルダウン抵抗と、Ｐ型ＭＯＳＦＥＴのドレイ
ンとＮ型ＭＯＳＦＥＴのドレインとを接続する前記接続
点に接続されている内部回路を有する半導体装置におい
て、 前記プルアップもしくはプルダウン抵抗は、直列に接続
された２つの抵抗によって構成され、前記直列に接続さ
れた２つの抵抗のうち、前記信号線に接続されている第
１の抵抗は半導体基板とＰＮ接合を作らない抵抗体で形
成され、前記電源 電位に接続されている第２の抵抗は半
導体基板とＰＮ接合を作る導電型の拡散層で形成されて
いることを特徴とする半導体装置。 - 【請求項４】 前記Ｐ型ＭＯＳＦＥＴを構成するＰ型拡
散層の領域とＮ型ＭＯＳＦＥＴを構成するＮ型拡散層の
領域は、前記入出力端子に過電圧が印加されたときに該
半導体基板と該ＣＭＯＳＦＥＴによって構成される寄生
サイリスタにラッチアップが発生することを阻止し得る
最小の間隔で前記半導体基板上に相互に平行に形成さ
れ、前記第１，第２の抵抗は、該半導体基板上の前記Ｐ
型拡散層の領域と前記Ｎ型拡散層の領域との間の、各拡
散層の領域に平行な領域に形成され、第１の抵抗は、前
記入出力端子に過電圧が印加されたときに第２の抵抗と
前記半導体基板とのＰＮ接合から半導体基板中に流れる
寄生電流によって当該ＣＭＯＳＦＥＴに誘起され得るラ
ッチアップを抑止することができる値に設定されてい
る、請求項３に記載の半導体装置。 - 【請求項５】 前記内部回路は、ＣＭＯＳＦＥＴが形成
されているＣＭＯＳ領域に平行に前記半導体基板上に形
成され、前記第１，第２の抵抗は、半導体基板上の前記
ＣＭＯＳ領域と前記内部回路との間の、該ＣＭＯＳ領域
に平行な領域に形成され、第１の抵抗は、前記入出力端
子に過電圧が印加されたときに第２の抵抗と前記半導体
基板とのＰＮ接合から半導体基板中に流れる寄生電流に
よって当該ＣＭＯＳＦＥＴおよび前記内部回路に誘起さ
れ得るラッチアップを抑止することができる値に設定さ
れている、請求項３に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257727A JP2904071B2 (ja) | 1995-10-04 | 1995-10-04 | 半導体装置 |
| US08/710,811 US5760447A (en) | 1995-10-04 | 1996-09-23 | Semiconductor device having pull-up or pull-down resistance |
| EP96115673A EP0767497A1 (en) | 1995-10-04 | 1996-09-30 | A semiconductor device having pull-up or pull-down resistance |
| KR1019960043751A KR100226508B1 (ko) | 1995-10-04 | 1996-10-02 | 풀업 또는 풀다운 저항을 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257727A JP2904071B2 (ja) | 1995-10-04 | 1995-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102551A JPH09102551A (ja) | 1997-04-15 |
| JP2904071B2 true JP2904071B2 (ja) | 1999-06-14 |
Family
ID=17310262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7257727A Expired - Lifetime JP2904071B2 (ja) | 1995-10-04 | 1995-10-04 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5760447A (ja) |
| EP (1) | EP0767497A1 (ja) |
| JP (1) | JP2904071B2 (ja) |
| KR (1) | KR100226508B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248509B1 (ko) * | 1997-12-30 | 2000-03-15 | 김영환 | 매몰 채널 nmos 트랜지스터를 구비하는 반도체 장치의cmos 논리 게이트 및 그 제조방법 |
| AU2002213441B2 (en) | 2000-10-12 | 2006-10-26 | Genentech, Inc. | Reduced-viscosity concentrated protein formulations |
| JP2006165468A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
| US7268613B2 (en) * | 2005-10-31 | 2007-09-11 | International Business Machines Corporation | Transistor switch with integral body connection to prevent latchup |
| JP5082527B2 (ja) * | 2005-11-25 | 2012-11-28 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP5082309B2 (ja) * | 2005-11-25 | 2012-11-28 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100842472B1 (ko) * | 2006-12-27 | 2008-07-01 | 동부일렉트로닉스 주식회사 | 칩 면적 축소를 위한 반도체 소자의 구조 및 제조 방법 |
| US7939894B2 (en) * | 2008-08-04 | 2011-05-10 | International Business Machines Corporation | Isolated high performance FET with a controllable body resistance |
| US9194912B2 (en) * | 2012-11-29 | 2015-11-24 | International Business Machines Corporation | Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking |
| US20200194459A1 (en) * | 2018-12-18 | 2020-06-18 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967295A (en) * | 1975-04-03 | 1976-06-29 | Rca Corporation | Input transient protection for integrated circuit element |
| US4143391A (en) * | 1975-09-12 | 1979-03-06 | Tokyo Shibaura Electric Co., Ltd. | Integrated circuit device |
| JPS5243376A (en) * | 1975-10-01 | 1977-04-05 | Mitsubishi Electric Corp | Semiconductor device |
| US4264941A (en) * | 1979-02-14 | 1981-04-28 | National Semiconductor Corporation | Protective circuit for insulated gate field effect transistor integrated circuits |
| JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | Ｃ−ｍｏｓ型電界効果トランジスタ |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| JPH01102954A (ja) * | 1987-10-16 | 1989-04-20 | Nissan Motor Co Ltd | 半導体装置の入力保護回路 |
| US4963505A (en) * | 1987-10-27 | 1990-10-16 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| US5028819A (en) * | 1990-06-08 | 1991-07-02 | Zilog, Inc. | High CMOS open-drain output buffer |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| US5581105A (en) * | 1994-07-14 | 1996-12-03 | Vlsi Technology, Inc. | CMOS input buffer with NMOS gate coupled to VSS through undoped gate poly resistor |
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
-
1995
- 1995-10-04 JP JP7257727A patent/JP2904071B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-23 US US08/710,811 patent/US5760447A/en not_active Expired - Fee Related
- 1996-09-30 EP EP96115673A patent/EP0767497A1/en not_active Withdrawn
- 1996-10-02 KR KR1019960043751A patent/KR100226508B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100226508B1 (ko) | 1999-10-15 |
| US5760447A (en) | 1998-06-02 |
| KR970024162A (ko) | 1997-05-30 |
| EP0767497A1 (en) | 1997-04-09 |
| JPH09102551A (ja) | 1997-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100717973B1 (ko) | 정전 방전동안에 기생 바이폴라 영향들을 감소시키는 회로 및 방법 | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| TWI485834B (zh) | 結合靜電放電保護電路及方法 | |
| US4647956A (en) | Back biased CMOS device with means for eliminating latchup | |
| JP2006121007A (ja) | 半導体集積回路 | |
| JP2904071B2 (ja) | 半導体装置 | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| TWI784502B (zh) | 靜電放電防護電路 | |
| KR100435807B1 (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| JP3131525B2 (ja) | Ｍｏｓパワー・トランジスタ・デバイス | |
| JPH0318347B2 (ja) | ||
| JP2980106B2 (ja) | 集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品 | |
| JPH044755B2 (ja) | ||
| JPH11204737A (ja) | 集積回路用保護装置 | |
| JPH03248554A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JP2508968B2 (ja) | 半導体装置 | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| CN100472786C (zh) | 半导体集成电路器件 | |
| JPH0770689B2 (ja) | 半導体回路 | |
| JP3274561B2 (ja) | 半導体集積回路 | |
| JP4106804B2 (ja) | 集積回路用保護装置 | |
| JP2571434B2 (ja) | Ｃｍｏｓ型半導体装置 | |
| JPS632150B2 (ja) | ||
| JP3117260B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 14 |