JP2904082B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Landscapes
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、差動増幅回路や電流ミラー回路のようなトラ
ンジスタ対が必要な回路を含む半導体集積回路をＭＯＳ
型電界効果トランジスタを用いて実現する場合の、ゲー
ト電極のレイアウトに関るものである。
し、特に、差動増幅回路や電流ミラー回路のようなトラ
ンジスタ対が必要な回路を含む半導体集積回路をＭＯＳ
型電界効果トランジスタを用いて実現する場合の、ゲー
ト電極のレイアウトに関るものである。
【０００２】
【従来の技術】半導体基板上でＭＯＳ型電界効果トラン
ジスタ（以後、ＭＯＳトランジスタと記す）を用いて回
路を構成する場合、電流ミラー回路や図２にその一例の
回路図を示す差動増幅回路などのようなトランジスタ対
が必要な回路に、しばしばペアＭＯＳトランジスタが使
用される。そのようなペアＭＯＳトランジスタのレイア
ウトの一例として、図２に示す差動増幅回路中のｎチャ
ネル型ＭＯＳトランジスタＭ1 ，Ｍ2 のアルミニウム配
線を含むレイアウトを、図３に示す。
ジスタ（以後、ＭＯＳトランジスタと記す）を用いて回
路を構成する場合、電流ミラー回路や図２にその一例の
回路図を示す差動増幅回路などのようなトランジスタ対
が必要な回路に、しばしばペアＭＯＳトランジスタが使
用される。そのようなペアＭＯＳトランジスタのレイア
ウトの一例として、図２に示す差動増幅回路中のｎチャ
ネル型ＭＯＳトランジスタＭ1 ，Ｍ2 のアルミニウム配
線を含むレイアウトを、図３に示す。
【０００３】図３を参照して、これらのＭＯＳトランジ
スタは、所謂シリコンゲートＭＯＳトランジスタであ
る。ポリシリコン配線Ｇ10の一部がトランジスタＭ1 の
ゲート電極となっている。同様に、ポリシリコン配線Ｇ
20の一部がトランジスタＭ2 のゲート電極となってい
る。これら二つのポリシリコン配線Ｇ10，Ｇ20は、共に
Ｕ字型に折り曲げられており、各トランジスタＭ1 ，Ｍ
2 のゲート電極が並行になるようにされている。すなわ
ち、ポリシリコン配線Ｇ10とポリシリコン配線Ｇ20どう
しは、ゲート電極の部分に関して対称なレイアウトとな
っている。それぞれのゲート電極の両側には、それぞれ
のトランジスタのソース領域またはドレイン領域とすべ
く、ｎ+ 拡散層領域１が形成されている。各拡散層領域
１はコンタクト孔６を介して、アルミニウム配線３，
４，５に接続している。図３の場合は、アルミニウム配
線３が、図２中のトランジスタＭ1 ，Ｍ2 のソース電極
を定電流源Ｉに接続する配線となっている。一方、アル
ミニウム配線４は、トランジスタＭ1 のドレイン電極を
抵抗Ｒ1 に接続する配線である。又、アルミニウム配線
５は、トランジスタＭ2 のドレイン電極を抵抗Ｒ2 に接
続する配線である。
スタは、所謂シリコンゲートＭＯＳトランジスタであ
る。ポリシリコン配線Ｇ10の一部がトランジスタＭ1 の
ゲート電極となっている。同様に、ポリシリコン配線Ｇ
20の一部がトランジスタＭ2 のゲート電極となってい
る。これら二つのポリシリコン配線Ｇ10，Ｇ20は、共に
Ｕ字型に折り曲げられており、各トランジスタＭ1 ，Ｍ
2 のゲート電極が並行になるようにされている。すなわ
ち、ポリシリコン配線Ｇ10とポリシリコン配線Ｇ20どう
しは、ゲート電極の部分に関して対称なレイアウトとな
っている。それぞれのゲート電極の両側には、それぞれ
のトランジスタのソース領域またはドレイン領域とすべ
く、ｎ+ 拡散層領域１が形成されている。各拡散層領域
１はコンタクト孔６を介して、アルミニウム配線３，
４，５に接続している。図３の場合は、アルミニウム配
線３が、図２中のトランジスタＭ1 ，Ｍ2 のソース電極
を定電流源Ｉに接続する配線となっている。一方、アル
ミニウム配線４は、トランジスタＭ1 のドレイン電極を
抵抗Ｒ1 に接続する配線である。又、アルミニウム配線
５は、トランジスタＭ2 のドレイン電極を抵抗Ｒ2 に接
続する配線である。
【０００４】
【発明が解決しようとする課題】上述した従来のレイア
ウトのペアＭＯＳトランジスタでは、トランジスタＭ1
とトランジスタＭ2 との間で電気的特性にアンバランス
が生じ易い。これは製造の際のフォトリソグラフィック
工程で、ポリシリコン配線Ｇ10，Ｇ20の間で、トランジ
スタＭ1 ，Ｍ2 のチャネル長方向（この場合は、図３の
左右方向）の寸法（以後、ゲート電極長と称する）に相
違が生じるからである。
ウトのペアＭＯＳトランジスタでは、トランジスタＭ1
とトランジスタＭ2 との間で電気的特性にアンバランス
が生じ易い。これは製造の際のフォトリソグラフィック
工程で、ポリシリコン配線Ｇ10，Ｇ20の間で、トランジ
スタＭ1 ，Ｍ2 のチャネル長方向（この場合は、図３の
左右方向）の寸法（以後、ゲート電極長と称する）に相
違が生じるからである。
【０００５】すなわち、半導体集積回路においては、同
一基板上に上記のペアＭＯＳトランジスタＭ1 ，Ｍ2 を
用いた差動増幅回路の他にも、様々な信号処理回路が形
成されている。従って、図３にはペアＭＯＳトランジス
タＭ1 ，Ｍ2 しか図示してないが、これらペアＭＯＳト
ランジスタの周囲には別の回路が多数存在していること
になる。ところが、そのようなペアＭＯＳトランジスタ
の周辺に配置される回路は、必ずしもペアＭＯＳトラン
ジスタＭ1 ，Ｍ2 を挟んで全て対称に配置されるわけで
はない。つまり、ゲート電極形成工程前の段階で、基板
の立体的な凹凸状態や表面の粗さなど、ペアＭＯＳトラ
ンジスタＭ1 ，Ｍ2 の周辺の光学的な状態や流体力学的
な状態が、ペアＭＯＳトランジスタを挟んで必らず対称
になっているとは限らない。その結果、ゲート電極形成
工程では、ペアＭＯＳトランジスタの両最外側のポリシ
リコン配線Ｇ1L，Ｇ2Rがそれぞれの隣接領域の非対称性
の影響を受け、ゲート電極長に差異が生じることにな
る。レジストの露光時には光の干渉の度合に場所ごとの
相違が生じ、又、現像の際には現像液の供給量あるいは
現像で溶解したレジストのその場からの離脱量に差異が
あって、レジストパターン寸法に場所ごとの差異が生じ
るからである。更には、エッチング時に、エッチャント
ガスの供給量差やエッチングで分解されて出るガスの排
出量差が生じ、エッチング量に場所ごとの差異を誘起す
るからでもある。
一基板上に上記のペアＭＯＳトランジスタＭ1 ，Ｍ2 を
用いた差動増幅回路の他にも、様々な信号処理回路が形
成されている。従って、図３にはペアＭＯＳトランジス
タＭ1 ，Ｍ2 しか図示してないが、これらペアＭＯＳト
ランジスタの周囲には別の回路が多数存在していること
になる。ところが、そのようなペアＭＯＳトランジスタ
の周辺に配置される回路は、必ずしもペアＭＯＳトラン
ジスタＭ1 ，Ｍ2 を挟んで全て対称に配置されるわけで
はない。つまり、ゲート電極形成工程前の段階で、基板
の立体的な凹凸状態や表面の粗さなど、ペアＭＯＳトラ
ンジスタＭ1 ，Ｍ2 の周辺の光学的な状態や流体力学的
な状態が、ペアＭＯＳトランジスタを挟んで必らず対称
になっているとは限らない。その結果、ゲート電極形成
工程では、ペアＭＯＳトランジスタの両最外側のポリシ
リコン配線Ｇ1L，Ｇ2Rがそれぞれの隣接領域の非対称性
の影響を受け、ゲート電極長に差異が生じることにな
る。レジストの露光時には光の干渉の度合に場所ごとの
相違が生じ、又、現像の際には現像液の供給量あるいは
現像で溶解したレジストのその場からの離脱量に差異が
あって、レジストパターン寸法に場所ごとの差異が生じ
るからである。更には、エッチング時に、エッチャント
ガスの供給量差やエッチングで分解されて出るガスの排
出量差が生じ、エッチング量に場所ごとの差異を誘起す
るからでもある。
【０００６】各トランジスタのゲート電極の寸法にこの
ようなばらつきがあると、ペアＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の電気的特性に差異が生じる。その結果、ペ
アＭＯＳトランジスタを使用する差動増幅回路ではオフ
セットが発生し、又、電流ミラー回路ではミラー比の精
度が低下してしまう。
ようなばらつきがあると、ペアＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の電気的特性に差異が生じる。その結果、ペ
アＭＯＳトランジスタを使用する差動増幅回路ではオフ
セットが発生し、又、電流ミラー回路ではミラー比の精
度が低下してしまう。
【０００７】従って本発明は、ペアＭＯＳトランジスタ
を有する半導体集積回路において、フォトリソグラフィ
ック工程における露光、エッチングでのゲート電極の寸
法のばらつきを改善し、ペアＭＯＳトランジスタの電気
的特性の相対精度を高めることを目的とするものであ
る。
を有する半導体集積回路において、フォトリソグラフィ
ック工程における露光、エッチングでのゲート電極の寸
法のばらつきを改善し、ペアＭＯＳトランジスタの電気
的特性の相対精度を高めることを目的とするものであ
る。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれのゲート電極どうしが互いに並行配置され
た第１及び第２のＭＯＳ型電界効果トランジスタからな
るトランジスタ対を含む半導体集積回路であって、上記
第１及び第２のＭＯＳ型電界効果トランジスタに対し、
各各のゲート電極が前記第１及び第２のゲート電極に並
行配置されて前記第１及び第２のＭＯＳ型電界効果トラ
ンジスタを両側から挟む第３及び第４のＭＯＳ型電界効
果トランジスタを設けた半導体集積回路である。これに
より、トランジスタ対の周辺に配置される回路のレイア
ウトが非対称であるときに、その非対称性がゲート電極
形成時にトランジスタ対の領域内部に及ぼす非対称的な
光学的、流体力学的影響が遮断されるので、ゲート電極
長にはばらつきが無くなる。
は、それぞれのゲート電極どうしが互いに並行配置され
た第１及び第２のＭＯＳ型電界効果トランジスタからな
るトランジスタ対を含む半導体集積回路であって、上記
第１及び第２のＭＯＳ型電界効果トランジスタに対し、
各各のゲート電極が前記第１及び第２のゲート電極に並
行配置されて前記第１及び第２のＭＯＳ型電界効果トラ
ンジスタを両側から挟む第３及び第４のＭＯＳ型電界効
果トランジスタを設けた半導体集積回路である。これに
より、トランジスタ対の周辺に配置される回路のレイア
ウトが非対称であるときに、その非対称性がゲート電極
形成時にトランジスタ対の領域内部に及ぼす非対称的な
光学的、流体力学的影響が遮断されるので、ゲート電極
長にはばらつきが無くなる。
【０００９】本発明の半導体集積回路では、上記第３及
び第４のＭＯＳ型電界効果トランジスタのゲート電極が
前記第１及び第２のＭＯＳ型電界効果トランジスタのゲ
ート電極材料と同一の材料からなり、前記第１のＭＯＳ
型電界効果トランジスタのゲート電極及び前記第２のＭ
ＯＳ型電界効果トランジスタのゲート電極の外側の不純
物領域内に並行に配設されている。これにより、新たに
設ける第３及び第４のＭＯＳ型電界効果トランジスタの
ゲート電極配線の下地状態が、トランジスタ対を構成す
るもともとのＭＯＳ型電界効果トランジスタにおける下
地状態と同等となるので、フォトリソグラフィック工程
でのゲート電極長のばらつきが更に小さくなる。
び第４のＭＯＳ型電界効果トランジスタのゲート電極が
前記第１及び第２のＭＯＳ型電界効果トランジスタのゲ
ート電極材料と同一の材料からなり、前記第１のＭＯＳ
型電界効果トランジスタのゲート電極及び前記第２のＭ
ＯＳ型電界効果トランジスタのゲート電極の外側の不純
物領域内に並行に配設されている。これにより、新たに
設ける第３及び第４のＭＯＳ型電界効果トランジスタの
ゲート電極配線の下地状態が、トランジスタ対を構成す
るもともとのＭＯＳ型電界効果トランジスタにおける下
地状態と同等となるので、フォトリソグラフィック工程
でのゲート電極長のばらつきが更に小さくなる。
【００１０】本発明の半導体集積回路は、上記の半導体
集積回路において、上記第３及び第４のＭＯＳ型電界効
果トランジスタのそれぞれのゲート電極が、第３及び第
４のＭＯＳ型電界効果トランジスタが遮断状態となる電
位点に接続されていることを特徴とする。ゲート電極を
浮遊状態にしておくと、同一基板上の他の回路から電気
的な影響を受けて導通状態が不安定になることがある
が、本発明では、ゲート電位を固定しているので、この
ＭＯＳ型電界効果トランジスタの動作は安定している。
しかも、ゲート電位とソース電位とを同電位にしてトラ
ンジスタを遮断状態にしているので、回路設計に際し
て、このトランジスタを考慮する必要は、無い。
集積回路において、上記第３及び第４のＭＯＳ型電界効
果トランジスタのそれぞれのゲート電極が、第３及び第
４のＭＯＳ型電界効果トランジスタが遮断状態となる電
位点に接続されていることを特徴とする。ゲート電極を
浮遊状態にしておくと、同一基板上の他の回路から電気
的な影響を受けて導通状態が不安定になることがある
が、本発明では、ゲート電位を固定しているので、この
ＭＯＳ型電界効果トランジスタの動作は安定している。
しかも、ゲート電位とソース電位とを同電位にしてトラ
ンジスタを遮断状態にしているので、回路設計に際し
て、このトランジスタを考慮する必要は、無い。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるペアＭＯＳトランジスタの、アルミニウム
配線を含むレイアウト図である。図１を参照して、もと
もとのペアＭＯＳトランジスタＭ1 ，Ｍ2 の両脇に一つ
ずつ新たなＭＯＳトランジスタＭ3 ，Ｍ4 が設けられて
いる点が、図２に示す従来のペアＭＯＳトランジスタと
異っている。これらＭＯＳトランジスタＭ3 ，Ｍ4 のゲ
ート電極Ｇ3 ，Ｇ4 は、もともとのペアＭＯＳトランジ
スタＭ1 ，Ｍ2 のゲート電極Ｇ10，Ｇ20に並行で、且つ
それらゲート電極Ｇ10，Ｇ20を挟むように配置されてい
る。すなわち、トランジスタＭ3 のゲート電極Ｇ3 は、
トランジスタＭ1 のゲート電極Ｇ10のうち外側のゲート
電極Ｇ1Lの更に左側に、並行に配置されている。同様
に、トランジスタＭ4 のゲート電極Ｇ4 は、トランジス
タＭ2 のゲート電極Ｇ２０のうち外側のゲート電極Ｇ2R
の更に右側に、並行に配置されている。これらゲート電
極Ｇ3 ，Ｇ4 はポリシリコン層からなり、ゲート電極Ｇ
10，Ｇ20の形成時に、同時にレジストパターン形成、エ
ッチングされる。
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるペアＭＯＳトランジスタの、アルミニウム
配線を含むレイアウト図である。図１を参照して、もと
もとのペアＭＯＳトランジスタＭ1 ，Ｍ2 の両脇に一つ
ずつ新たなＭＯＳトランジスタＭ3 ，Ｍ4 が設けられて
いる点が、図２に示す従来のペアＭＯＳトランジスタと
異っている。これらＭＯＳトランジスタＭ3 ，Ｍ4 のゲ
ート電極Ｇ3 ，Ｇ4 は、もともとのペアＭＯＳトランジ
スタＭ1 ，Ｍ2 のゲート電極Ｇ10，Ｇ20に並行で、且つ
それらゲート電極Ｇ10，Ｇ20を挟むように配置されてい
る。すなわち、トランジスタＭ3 のゲート電極Ｇ3 は、
トランジスタＭ1 のゲート電極Ｇ10のうち外側のゲート
電極Ｇ1Lの更に左側に、並行に配置されている。同様
に、トランジスタＭ4 のゲート電極Ｇ4 は、トランジス
タＭ2 のゲート電極Ｇ２０のうち外側のゲート電極Ｇ2R
の更に右側に、並行に配置されている。これらゲート電
極Ｇ3 ，Ｇ4 はポリシリコン層からなり、ゲート電極Ｇ
10，Ｇ20の形成時に、同時にレジストパターン形成、エ
ッチングされる。
【００１２】トランジスタＭ3 のゲート電極Ｇ3 用のポ
リシリコン配線は、コンタクト孔を介してアルミニウム
配線７に接続し、更にコンタクト孔６を介してｎ+ 拡散
層領域１Ｌに接続している。そして、アルミニウム配線
７は、通常、回路中の最低電位点ＶSS（図示せず）に接
続している。すなわち、トランジスタＭ3 はゲート電極
とソース電極とが等しく回路中の最低電位にされて、遮
断状態にあるトランジスタである。同様に、トランジス
タＭ4 のゲート電極Ｇ4 用のポリシリコン配線は、コン
タクト孔を介してアルミニウム配線８に接続し、更にコ
ンタクト孔６を介してｎ+ 拡散層領域１Ｒに接続してい
る。アルミニウム配線８は、回路中の最低電位点ＶSSに
接続している。したがって、トランジスタＭ4 は、ゲー
ト電極とソース電極とが等しく回路中の最低電位にされ
た、遮断状態にあるトランジスタである。
リシリコン配線は、コンタクト孔を介してアルミニウム
配線７に接続し、更にコンタクト孔６を介してｎ+ 拡散
層領域１Ｌに接続している。そして、アルミニウム配線
７は、通常、回路中の最低電位点ＶSS（図示せず）に接
続している。すなわち、トランジスタＭ3 はゲート電極
とソース電極とが等しく回路中の最低電位にされて、遮
断状態にあるトランジスタである。同様に、トランジス
タＭ4 のゲート電極Ｇ4 用のポリシリコン配線は、コン
タクト孔を介してアルミニウム配線８に接続し、更にコ
ンタクト孔６を介してｎ+ 拡散層領域１Ｒに接続してい
る。アルミニウム配線８は、回路中の最低電位点ＶSSに
接続している。したがって、トランジスタＭ4 は、ゲー
ト電極とソース電極とが等しく回路中の最低電位にされ
た、遮断状態にあるトランジスタである。
【００１３】このように、ペアＭＯＳトランジスタ
Ｍ1 ，Ｍ2 の更に外側にシリコンゲートＭＯＳトランジ
スタＭ3 ，Ｍ4 を、ゲート電極Ｇ3 がゲート電極Ｇ1Lに
並行であり、ゲート電極Ｇ4 がゲート電極Ｇ2Rに並行で
あるようにして配置することにより、ペアＭＯＳトラン
ジスタＭ1 ，Ｍ2 のゲート電極用ポリシリコン配線
Ｇ10，Ｇ20に対しては、必ず両脇に隣接並行配置された
ポリシリコン配線が存在することになる。従って、ペア
ＭＯＳトランジスタの周辺の凹凸状態や表面状態が非対
称であったとしても、本来のトランジスタＭ1 ，Ｍ2 の
外側のゲート電極Ｇ1L，Ｇ2Rがその非対称性の影響を直
接受けることは、無い。従って、ゲート電極形成の際
に、ゲート電極の部分ごとにレジストパターン形成、エ
ッチングで差異が生じることがなくなる。
Ｍ1 ，Ｍ2 の更に外側にシリコンゲートＭＯＳトランジ
スタＭ3 ，Ｍ4 を、ゲート電極Ｇ3 がゲート電極Ｇ1Lに
並行であり、ゲート電極Ｇ4 がゲート電極Ｇ2Rに並行で
あるようにして配置することにより、ペアＭＯＳトラン
ジスタＭ1 ，Ｍ2 のゲート電極用ポリシリコン配線
Ｇ10，Ｇ20に対しては、必ず両脇に隣接並行配置された
ポリシリコン配線が存在することになる。従って、ペア
ＭＯＳトランジスタの周辺の凹凸状態や表面状態が非対
称であったとしても、本来のトランジスタＭ1 ，Ｍ2 の
外側のゲート電極Ｇ1L，Ｇ2Rがその非対称性の影響を直
接受けることは、無い。従って、ゲート電極形成の際
に、ゲート電極の部分ごとにレジストパターン形成、エ
ッチングで差異が生じることがなくなる。
【００１４】尚、本実施の形態では、もともとのペアＭ
ＯＳトランジスタＭ1 ，Ｍ2 の両脇に、シリコンゲート
ＭＯＳトランジスタＭ3 ，Ｍ4 を形成したが、これまで
の説明から、必ずしもトランジスタである必要はなく、
単にポリシリコン配線であってもよいことは、明かであ
る。但し、ＭＯＳトランジスタのゲート電極長がサブミ
クロンオーダーの非常に小さなものである場合は、ゲー
ト電極周辺の凹凸の状態やゲート電極が形成される下地
の表面状態などの微妙な相違がレジストパターン寸法お
よびエッチング量に大きな影響を与え、最終的なＭＯＳ
トランジスタのチャネル長、換言すればトランジスタ特
性を大きくばらつかせる。この観点からは、本来のペア
ＭＯＳトランジスタＭ1 ，Ｍ2 の外側のゲート電極
Ｇ1L，Ｇ2Rの外側に設けるポリシリコン配線Ｇ3 ，Ｇ4
の下地および周辺の状態を、トランジスタＭ1 ，Ｍ2 の
下地および周辺状態と同一になるようにしておく、つま
り、拡散層領域を設けてトランジスタ構造にしておくこ
とが望ましい。その場合、ゲート電極を浮遊状態にして
おくと、同一基板上の他の回路から電気的な影響を受け
て導通状態が不安定になることがあるので、ゲート電位
を固定しておいた方が良い。ゲート電位とソース電位と
を同電位にしておけば、このＭＯＳトランジスタが遮断
状態になるので、回路設計上はこのトランジスタを考慮
する必要がなく、好都合である。
ＯＳトランジスタＭ1 ，Ｍ2 の両脇に、シリコンゲート
ＭＯＳトランジスタＭ3 ，Ｍ4 を形成したが、これまで
の説明から、必ずしもトランジスタである必要はなく、
単にポリシリコン配線であってもよいことは、明かであ
る。但し、ＭＯＳトランジスタのゲート電極長がサブミ
クロンオーダーの非常に小さなものである場合は、ゲー
ト電極周辺の凹凸の状態やゲート電極が形成される下地
の表面状態などの微妙な相違がレジストパターン寸法お
よびエッチング量に大きな影響を与え、最終的なＭＯＳ
トランジスタのチャネル長、換言すればトランジスタ特
性を大きくばらつかせる。この観点からは、本来のペア
ＭＯＳトランジスタＭ1 ，Ｍ2 の外側のゲート電極
Ｇ1L，Ｇ2Rの外側に設けるポリシリコン配線Ｇ3 ，Ｇ4
の下地および周辺の状態を、トランジスタＭ1 ，Ｍ2 の
下地および周辺状態と同一になるようにしておく、つま
り、拡散層領域を設けてトランジスタ構造にしておくこ
とが望ましい。その場合、ゲート電極を浮遊状態にして
おくと、同一基板上の他の回路から電気的な影響を受け
て導通状態が不安定になることがあるので、ゲート電位
を固定しておいた方が良い。ゲート電位とソース電位と
を同電位にしておけば、このＭＯＳトランジスタが遮断
状態になるので、回路設計上はこのトランジスタを考慮
する必要がなく、好都合である。
【００１５】
【発明の効果】以上説明したように、本発明の半導体集
積回路では、ペアＭＯＳトランジスタを含む半導体集積
回路に対し、ゲート電極材料からなる二つの配線を、ペ
アＭＯＳトランジスタのゲート電極対を挟むように、ペ
アＭＯＳトランジスタそれぞれのゲート電極に並行に、
配設している。これにより本発明によれば、もともとの
ペアＭＯＳトランジスタの中でゲート電極形成時に周辺
の回路から受る光学的、流体力学的影響が全てのゲート
電極で対等となるので、ゲート電極長のばらつきがなく
なる。
積回路では、ペアＭＯＳトランジスタを含む半導体集積
回路に対し、ゲート電極材料からなる二つの配線を、ペ
アＭＯＳトランジスタのゲート電極対を挟むように、ペ
アＭＯＳトランジスタそれぞれのゲート電極に並行に、
配設している。これにより本発明によれば、もともとの
ペアＭＯＳトランジスタの中でゲート電極形成時に周辺
の回路から受る光学的、流体力学的影響が全てのゲート
電極で対等となるので、ゲート電極長のばらつきがなく
なる。
【００１６】本発明の半導体集積回路では、上記のゲー
ト電極材料からなる二つの配線が、もともとのペアＭＯ
Ｓトランジスタの両側の拡散層領域内に配設されて、そ
れぞれＭＯＳ型電界効果トランジスタを形成している。
これにより本発明によれば、新たに設けるゲート電極配
線の下地状態が、もともとのペアＭＯＳトランジスタに
おける下地状態と同等となるので、フォトリソグラフィ
ック工程でのゲート電極長のばらつきが更に小さくな
る。
ト電極材料からなる二つの配線が、もともとのペアＭＯ
Ｓトランジスタの両側の拡散層領域内に配設されて、そ
れぞれＭＯＳ型電界効果トランジスタを形成している。
これにより本発明によれば、新たに設けるゲート電極配
線の下地状態が、もともとのペアＭＯＳトランジスタに
おける下地状態と同等となるので、フォトリソグラフィ
ック工程でのゲート電極長のばらつきが更に小さくな
る。
【００１７】本発明の半導体集積回路は、又、上記の半
導体集積回路に対して、ゲート電極材料からなる配線
を、その配線がゲート電極となっているＭＯＳトランジ
スタが遮断状態となる電位点に接続している。これによ
り本発明によれば、新たに設けた、ゲート電極寸法均一
化用のＭＯＳトランジスタが、ゲート電位の定まった遮
断状態のトランジスタとなるので、回路の動作に擾乱を
与えることがなくなり、又、回路設計に際してこのトラ
ンジスタを特に考慮する必要がない。
導体集積回路に対して、ゲート電極材料からなる配線
を、その配線がゲート電極となっているＭＯＳトランジ
スタが遮断状態となる電位点に接続している。これによ
り本発明によれば、新たに設けた、ゲート電極寸法均一
化用のＭＯＳトランジスタが、ゲート電位の定まった遮
断状態のトランジスタとなるので、回路の動作に擾乱を
与えることがなくなり、又、回路設計に際してこのトラ
ンジスタを特に考慮する必要がない。
【図１】本発明の一実施の形態による半導体集積回路に
用いたペアＭＯＳトランジスタのレイアウトを示す図お
よび、これを用いた差動増幅回路の回路図である。
用いたペアＭＯＳトランジスタのレイアウトを示す図お
よび、これを用いた差動増幅回路の回路図である。
【図２】差動増幅回路の一例の回路図である。
【図３】図２に示す回路に用いられるペアＭＯＳトラン
ジスタに従来用いられているレイアウトの一例を示す図
である。
ジスタに従来用いられているレイアウトの一例を示す図
である。
１，１Ｌ，１Ｒ ｎ+ 拡散層領域 ３，４，５，７，８ アルミニウム配線 Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ＭＯＳトランジスタ Ｇ10，Ｇ20，Ｇ1L，Ｇ2R，Ｇ3 ，Ｇ4 ポリシリコン
配線 Ｒ1 ，Ｒ2 抵抗 Ｉ 定電流源
配線 Ｒ1 ，Ｒ2 抵抗 Ｉ 定電流源
Claims (2)
- 【請求項１】それぞれのゲート電極どうしが互いに並行
配置された第１及び第２のＭＯＳ型電界効果トランジス
タからなるトランジスタ対を含む半導体集積回路におい
て、各各のゲート電極が前記第１及び第２のゲート電極に並
行配置されて前記第１及び第２のＭＯＳ型電界効果トラ
ンジスタを両側から挟む二つのＭＯＳ型電界効果トラン
ジスタであって、ゲート電極が前記第１及び第２のＭＯ
Ｓ型電界効果トランジスタのゲート電極材料と同一の材
料からなり、前記第１のＭＯＳ型電界効果トランジスタ
のゲート電極及び前記第２のＭＯＳ型電界効果トランジ
スタのゲート電極の外側の不純物領域内に並行に配設さ
れた第３及び第４のＭＯＳ型電界効果トランジスタを設
け、 前記第３及び第４のＭＯＳ型電界効果トランジスタのゲ
ート電極を、第３及び第４の ＭＯＳ型電界効果トランジ
スタが遮断状態となる電位点に接続したことを特徴とす
る半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
前記第１乃至第４のＭＯＳ型電界効果トランジスタのゲ
ート電極材料が多結晶シリコンであることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305350A JP2904082B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305350A JP2904082B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148573A JPH09148573A (ja) | 1997-06-06 |
| JP2904082B2 true JP2904082B2 (ja) | 1999-06-14 |
Family
ID=17944060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305350A Expired - Fee Related JP2904082B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904082B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4569022B2 (ja) * | 2001-03-26 | 2010-10-27 | パナソニック株式会社 | 差動増幅装置 |
| JP2022089648A (ja) * | 2020-12-04 | 2022-06-16 | ローム株式会社 | 半導体装置 |
-
1995
- 1995-11-24 JP JP7305350A patent/JP2904082B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148573A (ja) | 1997-06-06 |
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