JP2908231B2 - ベクトル演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ装置に関
し、特に、コンピュータ装置に含まれるベクトル演算装
置に関する。

【０００２】

【従来の技術】従来、ベクトルレジスタの各ワード毎に
対応しベクトルデータの演算有効または演算無効を判別
するマスクデータに対して、前記マスクデータの先頭か
ら有効ベクトル長で指定されるビット数の各ビットの値
が“１”であるビットの数を数える演算を行う演算装置
は、マスクデータを先頭ビットから１ビットずつ加算カ
ウンタを用いて有効ベクトル長で指定された値だけ累積
加算処理を行い演算結果を算出している。

【０００３】

【発明が解決しようとする課題】上述した従来のベクト
ル演算装置では、マスクデータを先頭ビットから１ビッ
トずつ加算カウンタを用いて有効ベクトル長で指定され
た値だけ累積加算処理を行い演算結果を算出していたこ
とから演算処理が低速であるという欠点がある。

【０００４】

【課題を解決するための手段】本発明のベクトル演算装
置は、ベクトルレジスタと、前記ベクトルレジスタのワ
ード数に対応したベクトルデータの演算有効または演算
無効を判別するマスクデータを出力するマスクレジスタ
と、前記マスクレジスタより出力されるマスクデータの
全ビットに対して先頭ビットから有効ベクトル長で指定
された値のビットまでのマスクデータはそのまま出力
し、有効ベクトル長で指定された値のビットから最大有
効長ビットまでのマスクデータは“０”に差し替え出力
する有効ビット判別部と、該有効ビット判別部から出力
された有効ビット判別済みのすべてのマスクデータに対
して値が“１”であるビットの数を計算するビット
“１”カウント演算部とを具備することを特徴とする。

【０００５】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００６】図１および図３は本発明の第１の実施例を
示す構成図および動作説明図である。

【０００７】マスクレジスタ01が９ビットの時の演算動
作について説明する。ベクトルレジスタに格納されてい
るベクトルデータの有効無効を判別するマスクデータを
格納するマスクレジスタ01は、そのすべてのマスクデー
タをマスクレジスタ出力データ02,03,04,05,06,07,08,0
9,10として有効ビット判別部11内のビット差し替え回路
23へ出力する。

【０００８】また有効ビット判別部11内のビットパタン
生成回路13は、マスクレジスタ01と同一のビット幅で、
マスクレジスタ01の０番目のビットから有効ベクトル長
12の値の番号のビットまでは“１”を、有効ベクトル長
12の値の番号のビットより以降のビットに対して“０”
を生成し、ビットパタン生成回路出力14,15,16,17,18,1
9,20,21,22としてビット差し替え回路23へ出力する。

【０００９】ビット差し替え回路23は、入力されたビッ
トパタン生成回路出力14,15,16,17,18,19,20,21,22の各
ビットの値が“０”となっているビットはマスクレジス
タ出力データ02,03,04,05,06,07,08,09,10の同一のビッ
ト番号のビットの値を“０”に差し替え、ビットパタン
生成回路出力14,15,16,17,18,19,20,21,22の各ビットの
値が“１”となっているビットに対してはマスクレジス
タ出力データ02,03,04,05,06,07,08,09,10の値を差し替
えずビット差し替え回路出力データ24,25,26,27,28,29,
30,31,32として、ビットの値が“１”であるビットの数
を計算するビット“１”カウント演算部33へ出力する。

【００１０】ビット“１”カウント演算部33の第１演算
器群43では、９ビットのビット差し替え回路出力データ
24,25,26,27,28,29,30,31,32を各３ビットに３分割し、
ビット差し替え回路出力データ24,25を２入力データと
しビット差し替え回路出力データ26をキャリィデータと
し１ビット全加算器34へ入力し、ビット差し替え回路出
力データ27,28を２入力データとしビット差し替え回路
出力データ29をキャリィデータとして１ビット全加算器
35へ入力し、ビット差し替え回路出力データ30,31を２
入力データとしてビット差し替え回路出力データ32をキ
ャリィデータとして１ビット全加算器36へ入力する。３
ビットに分割_されたビット差し替え回路出力データ24〜
32によって１ビット全加算器34,35,36は１０進数で２の
重みを持つキャリィ出力データ37,38,39と、１０進数で
１の重みを持つサム出力データ40,41,42を出力する。第
２演算器群46では共に１０進数で２の重みを持つキャリ
ィ出力データ37,38,39の内のデータ37,38を２入力デー
タとしキャリィ出力データ39をキャリィデータとして１
ビット全加算器44へ入力し、同様に共に１０進数で１の
重みを持つキャリィ出力データ40,41,42の内のデータ4
0,41を２入力データとしキャリィ出力データ42をキャリ
ィデータとして１ビット全加算器45へ入力する。これよ
り１ビット全加算器44は、１０進数で４の重みを持つキ
ャリィ出力データ47と、１０進数で２の重みを持つサム
出力データ49とを出力し、１ビット全加算器45は、１０
進数で２の重みを持つキャリィ出力データ48と、１０進
数で１の重みを持つサム出力データを得る。ここで、１
ビット全加算器45より出力されたサム出力データを１０
進数で１の重みを持つビットが１ビットのみであること
から演算結果ビット３出力データ50として出力する。第
３演算器群59では１０進数で２の重みを持つデータビッ
トがキャリィ出力データ48およびサム出力データ49の２
ビットであることから、キャリィ出力データ48およびサ
ム出力データ49を２入力データとし“０”信号入力51を
キャリィデータとして１ビット全加算器52へ入力する。
キャリィ出力データ48とサム出力データ49の１ビット全
加算器_の加算結果として１０進数で４の重みを持つキャ
リィ出力データ53を加算器53が出力し、サム出力データ
を１０進数で２の重みを持つビットが１ビットのみであ
ることから演算結果ビット２出力データ54として出力す
る。同様にして１０進数で４の重みを持つデータビット
がキャリィ出力データ47およびキャリィ出力データ53の
２ビットであることから、キャリィ出力データ47および
キャリィ出力データ53を２入力データとし“０”信号入
力55をキャリィデータとし１ビット全加算器56へ入力す
る。キャリィ出力データ47とキャリィ出力データ53の１
ビット加算器加算結果としてキャリィ出力データを１０
進数で８の重みを持つビットが１ビットのみであること
から演算結果ビット０出力データ57として_加算器56が出
力し、サム出力データを１０進数で４の重みを持つビッ
トが１ビットのみであることから演算結果ビット１出力
データ58として出力する。出力である演算結果ビット０
出力結果57および演算結果ビット１出力データ58および
演算結果ビット２出力データ54および演算結果ビット３
出力データ50を各ビット番号順に並べた演算結果61が各
ビットの値が“１”であるビットの数を数える演算の演
算結果である。

【００１１】次に図３を用いてマスクレジスタ01の値が
“１０１１１０１０１”で、有効ベクトル長12の値が８
すなわち２進数で“１０００”のときのこの実施例の動
作イメージを示す。

【００１２】有効ベクトル長12よりビットパタン生成回
路出力データとして“１１１１１１１１０”が出力され
る。

【００１３】マスクレジスタ出力データとして“１０１
１１０１０１”が出力される。

【００１４】ビット差し替え回路は、ビットパタン生成
回路出力データで値が“０”であるビットに対応したマ
スクレジスタ出力データのビットを“０”に差し替え
“１０１１１０１００”をビット差し替え回路出力デー
タとして各３ビットに分割して１ビット全加算器34,35,
36へ出力する。

【００１５】各１ビット全加算器34,35,36は、入力され
た各３ビットのデータの演算を行い結果として１ビット
全加算器34ではキャリィ出力“１”、サム出力“０”を
出力し、１ビット全加算器35ではキャリィ出力“１”、
サム出力“０”を出力し、１ビット全加算器36ではキャ
リィ出力“０”、サム出力“１”を出力する。

【００１６】１ビット全加算器44は、入力された各３ビ
ットのデータよりキャリィ出力“１”、サム出力“０”
を出力する。同様に１ビット全加算器45では、入力より
キャリィ出力“０”、サム出力“１”を出力する。

【００１７】１ビット全加算器52は、１ビット全加算器
44のサム出力“０”と１ビット全加算器45のキャリィ出
力“０”と“０”信号よりキャリィ出力“０”、サム出
力“０”を出力する。

【００１８】１ビット全加算器56は、１ビット全加算器
44のキャリィ出力“１”と１ビット全加算器52のキャリ
ィ出力“０”と“０”信号よりキャリィ出力“０”、サ
ム出力“１”を出力する。

【００１９】１ビット全加算器56のキャリィ出力および
サム出力、１ビット全加算器52のサム出力、１ビット全
加算器45のサム出力をビットの重み順に整列させると演
算結果として２進数" ０１０１”即ち１０進数で“５”
を得る。これは、ビット差し替え回路出力のビット
“１”の数である。

【００２０】以上説明した第１の実施例では、すべての
マスクデータに対する有効ビット判別動作と、あるビッ
ト幅を持った有効ビット判別済み入力データを任意のビ
ット幅に等分割しそれぞれの等分割データの各ビットの
値が“１”であるビットの数を算出する複数の演算器を
持ち、前記演算器より出力として得られる演算結果に対
する同等の重みを持ったビットを別々にそれぞれ等分割
しそれぞれの等分割データの各ビットの値が“１”であ
るビットの数を出力する複数の演算器に入力していくと
いう処理を階層的に行うことにより、従来の有効ベクト
ル長で指定された値だけ加算カウンタを用いて累積加算
を行う演算処理より高速に演算処理を行うことができ
る。

【００２１】図２および図４は本発明の第２の実施例を
示す構成図および動作説明図である。

【００２２】マスクレジスタ01が９ビットの時の演算動
作について説明する。ただし、第１の実施例の同一部分
の説明は省略する。ベクトルレジスタに格納されている
ベクトルデータの有効無効を判別するマスクデータの格
納レジスタであるマスクレジスタ01のすべてのマスクデ
ータをマスクレジスタ出力データ02,03,04,05,06,07,0
8,09,10として有効ビット判別部11内のビット差し替え
回路23へ出力する。

【００２３】また有効ビット判別部11内のビットパタン
生成回路13では、マスクレジスタ01と同一のビット幅
で、マスクレジスタ01の０番目のビットから有効ベクト
ル長12の値の番号のビットまでは“１”を、有効ベクト
ル長12の値の番号のビットより以降のビットに対して
“０”を生成し、ビットパタン生成回路出力14,15,16,1
7,18,19,20,21,22としてビット差し替え回路23へ出力す
る。

【００２４】ビット差し替え回路23では、入力されたビ
ットパタン生成回路出力14,15,16,17,18,19,20,21,22の
各ビットの値が“０”となっているビットはマスクレジ
スタ出力データ02,03,04,05,06,07,08,09,10の同一のビ
ット番号のビットの値を“０”に差し替え、ビットパタ
ン生成回路出力14,15,16,17,18,19,20,21,22の各ビット
の値が“１”となっているビットに対してはマスクレジ
スタ出力データ02,03,04,05,06,07,08,09,10の値を差し
替えずビット差し替え回路出力データ24,25,26,27,28,2
9,30,31,32としてビットの値が“１”であるビットの数
を計算するビット“１”カウント演算部33へ出力する。

【００２５】ビット“１”カウント演算部33の第１演算
器群43では、９ビットのビット差し替え回路出力データ
24,25,26,27,28,29,30,31,32を各３ビットに３分割し、
ビット差し替え回路出力データ24,25を２入力データと
してビット差し替え回路出力データ26をキャリィデータ
として１ビット全加算器34へ入力し、ビット差し替え回
路出力データ27,28を２入力データとしてビット差し替
え回路出力データ29をキャリィデータとして１ビット全
加算器35へ入力し、ビット差し替え回路出力データ30,3
1を２入力データとしてビット差し替え回路出力データ3
2をキャリィデータとして１ビット全加算器36へ入力す
る。３ビット分割されたビット差し替え回路出力データ
24〜32によって１ビット全加算器34,35,36は１０進数で
２の重みを持つキャリィ出力データ37,37,39と、１０進
数で１の重みを持つサム出力データ40,41,42を出力す
る。第２演算器群46では共に１０進数で２の重みを持つ
キャリィ出力データ37,38,39の内37,38を２入力データ
としてキャリィ出力データ39をキャリィデータとして１
ビット全加算器44へ入力し、同様に共に１０進数で１の
重みを持つキャリィ出力データ40,41,42の内40,41を２
入力データとしてキャリィ出力データ42をキャリィデー
タとして１ビット全加算器45へ入力する。これより１ビ
ット全加算器44は１０進数で４の重みを持つキャリィ出
力データ47と、１０進数で２の重みを持つサム出力デー
タ49を出力し、１ビット全加算器45は１０進数で２の重
みを持つキャリィ出力データ48と、１０進数で１の重み
を持つサム出力データを出力する。ここで、》１ビット
全加算器45より出力されたサム出力データを、１０進数
で１の重みを持つビットが１ビットのみであることから
_、演算結果ビット３出力データ50として出力する。ここ
で、１ビット全加算器44からの出力である１０進数で４
の重みを持つキャリィ出力データ47と１０進数で２の重
みを持つサム出力データ49とをビットの重み順に整列し
２ビットの２進数とし、１ビット全加算器45からの出力
である１０進数で２の重みを持つキャリィ出力データ48
を１ビットの２進数として２入力加算器60へ入力する。
２入力加算器60より出力される３ビットの出力データは
演算結果の上位３ビットであることから演算結果ビット
０出力データ56、演算結果ビット１出力データ57、演算
結果ビット２出力データ53を出力する。出力である演算
結果ビット０出力データ56および演算結果ビット１出力
データ57および演算結果ビット２出力データ53および演
算結果ビット３出力データ50を各ビット番号順に並べた
演算結果61が各ビットの値が“１”であるビットの数を
数える演算の演算結果である。

【００２６】次に図４を用いてマスクレジスタ01の値が
“１０１１１０１０１”で、有効ベクトル長12の値が８
すなわち２進数で“１０００”のときの第２の実施例の
動作イメージを示す。ただし、第１の実施例の同一部分
についての説明は省略する。

【００２７】２入力加算器60は１ビット全加算器44の出
力“１０”と、１ビット全加算器45のキャリィ出力
“０”の２入力データより結果“０１０”を出力する。

【００２８】２入力加算器60の出力３ビットと１ビット
全加算器45のサム出力をビットの重み順に整列させると
演算結果として２進数“０１０１”即ち１０進数で
“５”を得る。これは、ビット差し替え回路出力のビッ
ト“１”の数である。

【００２９】以上説明した第２の実施例では、すべての
マスクデータに対する有効ビット判別動作と、あるビッ
ト幅を持った有効ビット判別済み入力データを任意のビ
ット幅に等分割しそれぞれの等分割データの各ビットの
値が“１”であるビットの数を算出する複数の演算器を
持ち、前記演算器より出力として得られる演算結果に対
する同等の重みを持ったビットを別々にそれぞれ等分割
しそれぞれの等分割データの各ビットの値が“１”であ
るビットの数を出力する複数の演算器に入力していくと
いう処理を階層的に行い、演算器出力で演算結果に対し
て上位の重みを持つビットが各２ビットずつとなった階
層で各ビットの重み順にビットを整列させ加算器に入力
し、加算器からの出力結果を各２ビットずつの上位の重
みを持つビットの演算結果として出力することにより、
従来の有効ベクトル長で指定された値だけ加算カウンタ
を用いて累積加算を行う演算処理より高速に演算処理を
行うことができる。

【００３０】

【発明の効果】以上説明したように、本発明は、マスク
レジスタより出力されるマスクデータの全ビットに対し
て先頭ビットから有効ベクトル長で指定された値のビッ
トまでのマスクデータはそのまま出力し有効ベクトル長
で指定された値のビットから最大有効長ビットまでのマ
スクデータは“０" に差し替え出力する有効ビット判別
部と、有効ビット判別部から出力された有効ビット判別
済みのすべてのマスクデータに対してビットの値が
“１”であるビットの数を計算する演算器を用いること
により、マスクデータ中で先頭から有効クトル長で指定
されるビット数までの内ビットの値が“１”であるビッ
トの数を数える演算を高速に処理することができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】本発明の第２の実施例のブロック図である。

【図３】本発明の第１の実施例の演算を説明するイメー
ジ図である。

【図４】本発明の第２の実施例の演算を説明するイメー
ジ図である。

【符号の説明】

０１ マスクレジスタ ０２〜１０ マスクレジスタ出力データ １１ 有効ビット判別部 １２ 有効ベクトル長 １３ ビットパタン生成回路 １４〜２２ ビットパタン生成回路出力データ ２３ ビット差し替え回路 ２４〜３２ ビット差し替え回路出力データ ３３ ビット“１”カウント演算部 ３４〜３６ １ビット全加算器 ３７〜３９ キャリィ出力データ ４０〜４２ サム出力データ ４３ 第１演算器群 ４４〜４５ １ビット全加算器 ４６ 第２演算器群 ４７〜４８ キャリィ出力データ ４９ サム出力データ ５０ 演算結果ビット３出力データ ５１ “０”信号入力 ５２ １ビット全加算器 ５３ キャリィ出力データ ５４ 演算結果ビット２出力データ ５５ “０”信号入力 ５６ １ビット全加算器 ５７ 演算結果ビット０出力データ ５８ 演算結果ビット１出力データ ５９ 第２演算器群 ６０ ２入力加算器 ６１ 演算結果

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ベクトルレジスタと、前記ベクトルレジ
   スタのワード数に対応したベクトルデータの演算有効ま
   たは演算無効を判別するマスクデータを出力するマスク
   レジスタと、前記マスクレジスタより出力されるマスク
   データの全ビットに対して先頭ビットから有効ベクトル
   長で指定された値のビットまでのマスクデータはそのま
   ま出力し、有効ベクトル長で指定された値のビットから
   最大有効長ビットまでのマスクデータは“０”に差し替
   え出力する有効ビット判別部と、該有効ビット判別部か
   ら出力された有効ビット判別済みのすべてのマスクデー
   タに対して値が“１”であるビットの数を計算するビッ
   ト“１”カウント演算部とを具備することを特徴とする
   ベクトル演算装置。
2. 【請求項２】 あるビット幅を持った入力データを任意
   のビット幅に等分割して入力されそれぞれの入力データ
   の各ビットの値が“１”であるビットの数を算出する複
   数の加算演算器を有する第１演算器群と、該第１演算器
   群より出力として得られる演算結果データで同等の重み
   を持ったビットを別々にそれぞれ等分割して入力され該
   等分割データの各ビットの値が“１”であるビットの数
   を出力する第２演算器群と、該第２演算器群の演算結果
   に対して同等の重みを持ったビットが１ビットのみとな
   るまで該第２演算器群を階層的に構成することにより
   、前記階層的に構成された前記第２演算器の前記出力
   データを各ビットの重み順にビットを整列し演算結果と
   して出力する処理を行う前記ビット“１”カウント演算
   部とを具備することを特徴とする請求項１記載のベクト
   ル演算装置。
3. 【請求項３】 前記ビット“１”カウント演算部が、あ
   るビット幅を持った入力データを任意のビット幅に等分
   割し入力されそれぞれの入力データの各ビットの値が
   “１”であるビットの数を算出する複数の加算演算器を
   有する第１演算器群と、該第１演算器群より出力として
   得られる演算結果データで同等の重みを持ったビットを
   別々にそれぞれ等分割して入力され該等分割データの各
   ビットの値が“１”であるビットの数を出力する第２演
   算器群と、該第２演算器群の演算結果に対して同等の重
   みを持ったビットが各２ビット以下となるまで該第２の
   演算器群を階層的に構成し、該第２演算器群より出力さ
   れる演算結果に対して同等の重みを持ったビットをそれ
   ぞれの重み順に整列して入力され演算結果を出力する処
   理を行う２入力加算器とを具備することを特徴とする請
   求項１記載のベクトル演算装置。