JP2911540B2 - ソネット受信信号変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電話信号、得にソネットフォーマット信号を
各データチャンネルに関する信号ビットがそれらの通信
データと関連し得るような信号フォーマットに変換する
装置に関する。

［従来の技術］ アメリカンナショナルスタンダードインスティテュー
ト社（ANSI）T1.105−1988は遠距離通信技術に関する同
期光学ネットワーク（ソネット:SONET）プロトコールに
ついて記載している。この規格は参考文献としてここに
引用されている。ソネットプロトコールは特に光学送信
に適用され、多様な通信レベルは特定された通信線のＭ
ビット／秒の割合でで基準化されてきている。第１レベ
ル，光搬送レベル１或いはOC−１はデータを51.84Mビッ
ト／秒の割合で送信する。この搬送レベルは同期輸送信
号レベル１或いはSTS−１と呼ばれる対応する通信電気
レベルを持つ。

この高周波搬送レベルにアクセスするために、アクセ
スプロダクトはより低い周波帯幅の搬送波がSTS−１送
信レベルに伝送され得る或いはそこから引き出され得る
ように要求される。これらのアクセスプロダクトはソネ
ットネットワークに、STS−１信号の成分が主要な信号
に付加され得る或いはそこから省かれ得るようなノード
を供給する。引き出された成分は一般に使用されている
電話規格と両立でできる信号のフォーマットを産するこ
とが認められねばならない。STS−１信号の典型的な幅
成分は1.544Mビット／秒の割合のビットを持つDS1信号
であろう。28のDS1信号はSTS−１搬送によって支持され
得る。DS1信号のフォーマット内で付加的な24のDSO64K
ビット／秒の信号が支持され得る。

［発明の解決すべき課題］ ソネット送信は合計810バイトを含み直列である。STS
−１に関するフレーム構造は第１図に記載されている。
フレームは１バイトあたり８ビットである90列×９行の
バイトを含む。バイトの送信の順序は行ごとに左から右
である。フレームは３つの部分に分かれており、最初の
３列に含まれるオーバーヘッドのセクションとライン、
および９行と関連した残りの87列にある783バイトを含
む同期ペイロードエンベロープSPEに形成するペイロー
ドである。SPE内の情報は実質上の支流或いはVTと呼ば
れる幅STS−１ペイロードに輸送される。複数のVTのレ
ベルがあるが、本発明の目的のためにはVT1.5を扱うこ
とのみ必要である。STS−１ペイロードが28のDS1サービ
スを支持する時、1.5レベルでの1VTは各DS1サービスに
供給される。

第２図にはDS1へのバイドのペイロードマッピングが
記憶されている。

SPEは第２図に記憶されているように、各支流がDS1ペ
イロードを搬送し得る28の支流に属している783のバイ
トからフォーマットされている。１つのDS1ペイロード
は27のバイトを持ち、その内の24のバイトはDS0チャン
ネルに搬送する。第１のバイトはVTポインター或いはア
ドレスを搬送し、第２のバイトは使用されず、第３のバ
イトはDS1ペイロードに関する信号データを搬送し、そ
のバイトはDS1ペイロード内に搬送されたDS0チャンネル
に関連している。すべてのチャンネルは４つの信号ビッ
ト、すなわち電話技術において良く知られているA,B,C,
Dを持つ。従って、24チャンネルのDS1ペイロードのため
に合計96の信号ビットが要求される。４ビットの信号の
みが各信号バイト中で搬送され、支流或いはDS1あたり
１信号バイトのみがあるので、合計24のソネットフレー
ムは96の必要とされる信号ビットを供給するために必要
とされる。

第３図には24のソネットフレームのSPE内に含まれた
ペイロードの搬送順序が記載されている。説明を明瞭に
するために、バイト１および２を含んだ各SPEの最初の
２行は第２図に記載されているように28の各支流のため
に省略されている。

これは各SPEバイトに供給された信号ビットの第３図
における記載を容易にしている。従って第３図に記載さ
れた各フレームの第１行は信号の行であり、各支流ごと
にバイト数３を含む。送信の順序はフレームの下方の各
行において左から右に向かって進む。従って０から27の
支流のための信号ビットはまず順番に送信され、その後
各支流のためのチャンネル０のデータそれに続いてチャ
ネル23のデータの送信まで他のチャンネルが続いてい
る。

９個のオーバーヘッドバイト、記載されていないが各
支流のバイト１および２、およびSPE内の付加的な使用
されていない‘固定したスタッフ’のバイトの存在のた
め、信号バイトはSPE60バイトから始まりバイト87まで
続く。各信号バイトの内容は以下の通りである。

上述の通り、S1,S2,S3,S4は第３図に記載された信号
バイト中の４個のビットが組になっているものに一致し
た信号ビットである。

従ってソネット信号行で受信された信号ビットは、Ａ
ビット,Bビット,Cビット,Dビットの順序で受信される
が、それらのビットはその対応するチャンネルデータと
容易には関連しない。従ってシステムは信号が適当なチ
ャンネルと再び関連するために、およびいかなる内部シ
ステムのバイト時間内で容易にアクセスできるように信
号を貯蔵するために必要とされる。従って第３図に記載
されている到着したビットと共に2,688の信号ビットの
貯蔵が必要とされ、その一方でその貯蔵が各チャンネル
のA,B,C,Dビットが困難なく同時にアクセスされるよう
な出力フォーマットを持つことが必要とされる。必要と
される大量の貯蔵および矛盾した性質を持った要求物を
アドレスする書き込みビットと読取りビットのため、こ
のように要求物の貯蔵は重要な設計上の問題を生じる。
もしこのような設計が独立したビット書込みアドレスお
よびバイト読取りアドレスと共に完全な通常のラムで構
成されるならば、設計のコストおよび計画の影響は許容
できないものとなるであろう。

ラッチを使用した機能および独立した読取りおよび書
込みアドレスデコーダを設計することは可能であろう
が、ラッチだけではシステムを構成するのに使用される
半導体の装置の中の限定された表面の範囲の重要な量を
消費するであろう。

［課題解決のための手段］ 本発明は以下説明するように、８ビットのソネットバ
イトに含まれる信号を16ビットの内部データバイトに使
用するための特別なチャンネルにそれぞれが関連してい
る４個のABCD信号ビットの組に変換するような信号変換
装置に関する。信号ビットは４つの周波数帯外のビット
の位置を使用して、ソネット信号行から読取られ、貯蔵
されおよびチャンネルテータバイトとの関連のために貯
蔵から読取られる。2688のすべての貯蔵された信号ビッ
トはあらゆるフレームでの使用や読取りのためにアクセ
ス可能でチャンネルと関連しているが、112の信号ビッ
トだけは所定のフレームにおいて更新される。

受信されたソネットのデータの高速度のために、読み
書き修正制御システムはラムに貯蔵されたビットを更新
するのに利用される。その設計は分離された入力および
出力データバスと共に、96×32ビットのラムを結合させ
るゲートアレイで構成されている。予め貯蔵されたラッ
チに関連して使用される多重化機構は、更新するための
２つのDS1の対応するチャンネルから貯蔵データと結合
するような２つのDS1或いは支流からの新しい信号デー
タ（８ビット）と共に読み書き修正制御システムの使用
を促進する。信号はラムに書き込む動作を単純化するた
めに第３図に記載されているような準ソネットフォーマ
ット、換言すれば４個のA,B,C,Dビットの組で貯蔵され
ているが、A,B,C,Dビットの組は各支流に一緒に関連し
ている。２つの連続番号についた支流に関するビットの
４個の組はラムの１行に貯蔵される。従って１列のアド
レスは奇数および偶数番号の支流に関するビットにアク
セスするだろう。

基礎構造はより狭いデータの幅に適用し得る。その幅
は主として伝播遅延、ラムの設定および保持時間のよう
に設計明細書によって決定される。

本発明の主の目的はソネットSTS−１伝送線に対する
インターフェイスを提供することである。

本発明の別の目的はソネットフォーマットから信号を
抽出し、適切なチャンネルと関連するのに利用できる装
置を提供することである。

本発明のさらに別の目的は毎回のバイト時間内にチャ
ンネルデータと連合するのに利用できるように、受信さ
れたソネット信号を貯蔵することである。

本発明の別の目的はソネットフォーマットから受信す
る時にその貯蔵された信号を更新することである。

本発明のさらに別の目的は信号ビットを貯蔵するため
の手段を提供すること、および前記の貯蔵されたビット
を最小限の量の貯蔵容量で更新することである。

本発明の別の目的は内部規格サイズのランダムアクセ
スメモリ（RAM）を用いたゲートアレイを使用した信号
変換装置を提供することである。

［実施例］ 第４図には本発明により構成されたソネット受信信号
変換装置のブロック図が記載されている。ソネット情報
は直列に送信される。信号はあらかじめ記載されたよう
に時計された間隔でソネットフレームから４個のビット
の組で抽出され、その後４個の並列信号ビットとして与
えられる。信号はラムに貯蔵され、特定のチャンネルの
ためのA,B,C,D信号ビットを表す４個のビットとして出
力されるが、そのビットはその時に４個の周波数帯外の
ビット位置内の16ビットバイトに挿入されることによっ
てチャネルデータと関連する。

第４図の回路は、96×32ビットのランダムアクセスメ
モリ（RAM）10,ラムコントローラ12,信号レジスタ回路1
4,書込み修正マルチプレクサ回路16,フレームデコーダ1
7,出力マルチプレクサ18,および支流０とチャンネル０
信号を貯蔵するためのレジスタ回路20を含む。

ラム10は受信された信号変換装置に関して32の各ビッ
ト幅ごとに96の位置として構成されている。マルチプレ
クサ機構は読取り書込み修正サイクルを実行する予備貯
蔵レジスタ、および更新するための対応するチャンネル
に関する貯蔵信号と結合している２個の各支流ごとの４
個のチャンネル用の新しい信号と関連して使用されてい
る。信号はソネット割当て形態でラムに貯蔵されている
ので、Ａビットのような４個の類似したタイプのビット
は４個の順次の支流のチャンネルのために互いに隣接し
て貯蔵される。ラムの各アドレスは２個の支流の４個の
チャンネルのための信号情報を貯蔵する。従ってラムの
各行は１個の偶数番号の支流用の４個のＡビット,4個の
Ｂビット,4個のＣビット,4個のＤビットを貯蔵し、１個
の奇数番号の支流に対して４個のＡビット,4個のＢビッ
ト,4個のＣビット,4個のＤビットを貯蔵する。ラムに書
き込む間に、２個の交流のための８個の信号ビットは同
時にレジスタに貯蔵され、ラムに転送されるため、毎回
の読取り書込み修正の動作は２個のアドレスのサイクル
内で実行され得る。末尾の表１には、支流０および１の
チャンネル０乃至３に関する信号ビットを貯蔵するため
の単一のラムの32ビットの列を表すアドレス０のような
アドレスと共に、ラム形態が記載されている。

書込みアドレスは各フレームにおいて読取られるべき
信号ビットに基づいて生じる。これらのビットはH4の通
路オーバーヘッドバイトによって識別される。これらの
動作のクロック速度はデータ速度のそれの２倍である。

第５図を参照すると、合計3,072ビットの貯蔵を行う
標準の64×32のラム22および32×32のラム24を含むラム
回路の概略図が示されている。ラム22は６個のアドレス
入力26,書込みエネーブル入力28,32ビットの信号情報を
受信するための並列バス30によって供給される32のデー
タ入力を含む。ラム22は32ビットのマルチプレクサ34に
向かう出力バス32に供給される32の出力を含む。ラム24
は５個のアドレス入力36,書込みエネーブル入力38,信号
ビットを受信するための並列バス40を備え32のビット入
力を含む。ラム24はマルチプレクサ34の第２の入力に供
給されるバス42に32の並列出力を供給する。マルチプレ
クサ34はラム10へ供給されたアドレスの最上桁アドレス
ビットを受するための入力44を有し、それによってラム
22かまたは24からの出力を選択しおよび32の信号ビット
を供給する32ビット幅の出力を供給するための制御をす
る。書込みエネーブル入力28と32は分離されているの
で、分離した書込みストローブは同時に両方のラムに書
き込むのを防ぐように供給される。アドレス入力26およ
び36は、アドレス入力36がビット０乃至４を受信する一
方でアドレス入力26がビット０乃至５を受信するよう
に、第４図に示されている７ビット幅のアドレスバス48
と結合している。同様な方法で、入力バス30および40に
供給されるデータ入力は第４図に示されている32ビット
の入力バス50と接続されている。

ラムの書込み動作は、読取り書込み修正サイクルの使
用を通して第３図に示されたソネットフレームの信号行
の送信中にのみ実行される。このサイクルおよび２個の
バイトの信号データがラムにおいて同時に更新されると
いう事実のため、書込みストローブおよび書込みアドレ
スは２バイトだけ遅延され、且つ奇数の支流のアドレス
中に書込みエネーブル入力が生じる。アドレスは１つの
偶数番号および１つの奇数番号の支流を覆う周期の間は
安定しており、従って読取り書込み修正動作を完了する
のに４クロック期間の使用が認められる。書込みエネー
ブル入力はこれらのクロック期間の第３の期間において
活性化し、同期して生じる。

ラムの読取り動作は余分の２クロック期間を必要とせ
ず、読取りアドレスはフレーム全体内で活性化し遅延さ
れない。

ラム制御回路12は第７図に示されており、ラム10の入
力28および38それぞれと結合するために出力52および54
における書き込みエネーブル信号WE1およびWE2を供給す
る。第４図記載の出力バス56は７個の並列アドレスビッ
トを供給する。出力58はアドレス情報に基づいて奇数選
択信号ODDSELを供給しており、一方で出力60は２バイト
時間遅延された書込みエネーブル信号から引き出された
書込みシーケンス信号WSEQを供給する。ラム制御回路12
は、16MHzのクロック信号を受信するための入力62,8MHz
のクロック信号を受信するための入力64,およびソネッ
トオーバーヘッドバイトに反してSPEバイトが受信され
ることを指示するペイロードインジゲータ信号を受信す
るための入力66を含んだ信号を受信するための複数の入
力を含む。入力68はもう一つの回路中でアドレス情報か
ら導出される書込みエネーブル信号を受信する。入力70
はSPE内のバイト位置に対応するアドレスデータの反転
した10個のビットを受信する。

入力72は多くのフレームの指示およびフレーム位相を
供給するH4の通路オーバーヘッドバイトから、３個の最
小桁使用済のビットを受信する。３個のビットとはビッ
ト0,4,5であり、ビット1,2,3は欧州標準方式の２μｍ秒
の信号サイクルに対して使用される。

第４図と第７図を参照するとラム制御回路12の出力バ
ス56は、第７図に示された単一バスと結合している出力
74および76によって供給される７個のアドレスビットを
供給している。第７図記載の出力78および80は使用され
ない。入力77は最上桁ビット、すなわちビット６を受信
するために出力76に接続されている。第７図記載の論理
回路の詳細な構造は、その実行が第７図記載の利点を有
する当業者にとっては明白であるので記載されない。そ
こに示されているゲートは標準の論理ゲートである。FD
1M部品およびFD1S部品は両方ともフリップフロップであ
る。

同時に書き込まれる２個の交流と関連した信号ビット
は前に論議したようにソネットフォーマットから引き出
され、４こ個のビットの組で供給される。２個の支流と
関連した信号とビットは、ラムに負荷される前にレジス
タに貯蔵される。２個の４ビットシフトレジスタは偶数
番号の支流の信号ビットを貯蔵するのに使用され、第３
の４ビットのレジスタは奇数番号の支流の信号ビットを
貯蔵するのに使用される。このレジスタの組み合わせが
使用されるのは、ラムへの転送が奇数の支流の信号ビッ
トの受信中に生じ、書込みシーケンスが２アドレスサイ
クル遅延されるからである。

シフトレジスタ回路14は、並列に４個の信号ビットを
受信するための入力82を有しており第６図に示されてい
る。レジスタ回路14への他の入力は、入力86で供給され
る8MHzのクロック信号と共に入力84で供給される16MHz
のクロック信号を含む。制御回路12の出力58で供給され
る奇数選択信号はレジスタ回路14の入力88と結合してい
る。ペイロードインジケータ信号は入力90へ供給され
る。入力92は制御回路12の入力70に供給されるアドレス
ビットのビット５を受信するが、反転状態においては偶
数選択信号として使用される。入力94はリセット信号を
受信する。

レジスタ回路は、２個の連続した偶数番号の支流の信
号ビットを連続して貯蔵するための第１および第２の４
ビットシフトレジスタ96および98を含む。４ビットシフ
トレジスタ100は奇数番号の支流の４個の信号ビットを
受信する。レジスタ回路14は奇数番号の各支流と偶数番
号の各支流それぞれに向けて４個の信号ビットを並列に
出力する２個の出力102および104を有する。第６図の詳
細は、当業者はそれを図面に示された詳細から構成し得
るので記載されない。

書込み修正マルチプレクサ回路16は出力46上のラム信
号をレジスタ回路14から受信された奇数および偶数番号
の支流のための信号データと多重化するので、レジスタ
回路14から受信された８個の信号ビットはラムの出力に
おける32ビットの内の８ビットを更新するために使用さ
れる。ラム出力における残りの24ビットは変化しないま
まであり、修正せずにラムに再び書き込まれる。

第８図を参照すると、書込み修正マルチプレクサ回路
16の概略図が示されている。書込み修正マルチプレクサ
回路は、そこから並列に32の信号ビットを受信するため
のラム10の出力46に接続された入力106を有する。もう
一つの入力108は奇数番号の支流から４個の信号ビット
を受信するためのレジスタ回路14の出力102と結合して
おり、一方入力110は偶数番号の支流から４個の信号ビ
ットを受信するためのレジスタ回路14の出力104に接続
されている。入力112はソネットスーパーフレームの一
部分からの入力108および110に供給されているビットか
ら、指示した４ビットのデータを受信する。この情報は
スーパーフレーム位相情報として知られ、通路オーバー
ヘッドのバイトH4から引き出される。

第３図を参照すると、24フレームのスーパーフレーム
内のフレーム１乃至６は信号ビットＡを供給するのが、
フレーム７乃至12は信号ビットＢ等を供給することがわ
かる。もし新しく到着したビットがA,B,C,Dビットを供
給するスーパーフレームの一部分からのものであれば、
入力112において供給される４個のビットが指示する。
入力112に到着した４個のビットは、書込み修正マルチ
プレクサ回路16の入力112に接続された出力116を有する
第４図に示された２乃至４ビットデコーダ17によって生
じる。デコーダ17は、そこから多フレームの情報を受信
するための通路オーバーヘッドバイトH4、特にオーバー
ヘッドバイトH4中の２個の最上桁ビットに結合した２個
の入力を有する。

書込み修正マルチプレクサ回路は、ラム10の入力50に
接続された32の並列なビットを供給する出力122有す
る。従って回路16は、ラム10の出力における32ビットお
よびレジスタ回路からの８個の新しいビットを受信す
る。８個の新しいビットは適切な古いビットを置換する
ために多重化され、それによって更新貯蔵されたビット
の1/4を更新し、修正された出力122はラムに書き戻され
る。戻ってラムに貯蔵された信号情報は絶えず更新され
る。第８図記載の論理回路構成要素の記載は当業者にと
っては本発明を実行するのに必要ではないため詳細には
記載されていない。

ラム10は、特定の支流のための４個の連続したＡビッ
トが一緒に貯蔵され、４個のＢビット,4個のＣビット,4
個のＤビットも同様であるような準ソネットフォーマッ
トで信号ビットを貯蔵する。本発明の目的は、特定の支
流のための特定のチャンネルと関連したA,B,C,Dビット
を抽出し、これらのビットを４個の並列な出力ラインに
供給することである。第９図に示されたマルチプレクサ
回路18によってこの機能は部分的に達成される。表１に
示されたアドレス０のようなどれか１つの特定のラムの
位置（行）がアドレスされる時、４個の信号ビットの組
の８組がラム出力に供給される。これらのビットは２個
の支流の４個のチャンネルに対する信号を表す。チャン
ネルおよび支流のアドレスによって制御される４個の8:
1のマルチプレクサ124,126,128,130は、チャンネルデー
タを運ぶバイトの周波数帯の外側の部分に付加し得る支
流の選択されたチャンネルに関する要求された信号ビッ
トを出力する。

マルチプレクサ回路はそれぞれがラム10の４個の選択
された出力46を受信するための８個の入力132乃至146を
有する。例えば入力132のビット０乃至３を受信し、一
方入力134は偶数および奇数の支流のチャンネル０乃至
３のためのＡビットを表すビット16乃至19を受信し、一
方入力136および138は偶数および奇数番号の支流のため
のチャンネル０乃至３のための信号ビットＢを受信す
る。

入力148は第４図に示されたインバータ150を通してア
ドレスビット５を受信するために接続されている。この
ビットはマルチプレクサ回路に奇数／偶数の交流の情報
を供給する。入力152および154は、第４図に示されたイ
ンバータ156を通して供給された２個の最小桁ビットを
受信するためのラム制御回路12の入力70と接続されてい
る。マルチプレクサ回路は、選択された支流の選択され
たチャンネルのための所望されたA,B,C,D信号ビットを
並列に接続する出力158を有する。

マルチプレクサ回路の動作の例は以下の通りである。
ラムアドレス０が生じる時、交流０および１に関するチ
ャンネル０乃至３に属する信号ビットはラム出力に存在
する。マルチプレクサ124はその入力において、支流０
のA0,A1,A2,A3ビットおよび支流１のA0,A1,A2,A3ビット
を受信する。偶数の交流が入力148において指示されて
いる時、交流０のビットはマルチプレクサの出力に接続
するために選択される。入力148において奇数の支流が
指示されている時、交流１のビットが選択される。同様
の方法はB,C,Dビットに関しても同様である。A0,A1,A2,
A3ビットの内の１つは、２ビットが４個の信号ビットの
内の１個を選択するのに使用され得るような入力152お
よび154上で受信されるチャンネルアドレス情報に従っ
て出力される。

ラム制御回路12に関して上述したように、隣接した２
個の交流に関する入来データが同時に書き込まれ得るよ
うに書き込みシーケンスWSEQは２個のバイト位置だけ遅
延される。通路オーバーヘッドバイトが送信されている
時間中における交流０のチャンネル０の送信中に支流26
および27に関する書き込みサイクルが完了するので、こ
れは困難を呈する。その回路はなお交流26および27に関
する新しい信号を修正し書込むため、支流０のチャンネ
ル０に関する信号はラム10の出力46において利用不可能
であろう。それ故に交流０のチャンネル０に属したA,B,
C,Dビットは４ビットのレジスタに個別に貯蔵され、支
流０のチャンネル０に関する信号出力として多重化され
る。支流０のチャンネル0,信号レジスタ20はビット15,1
1,7,3のそれぞれを受信するためにラム10のデータ入力5
0に接続された４個の入力160乃至166を有する。他の入
力は、16MHzのクロック信号を受信するための入力168,8
MHzのクロック信号を受信するための入力170,およびラ
ム制御回路12の出力56から出力されるアドレスビット０
乃至６を受信するための並列な入力172を含む。入力174
はラム制御回路12の出力60から書込みシーケンスWSEQを
受信するために制御されており、一方入力176はリセッ
ト信号を受信する。これらの入力は、支流０のチャンネ
ル０に関する信号ビットA,B,C,Dを供給する出力180を有
する４ビットのレジスタ178に結合している。

従って本発明はソネットフォーマットの信号を、各デ
ータチャンネルと関連する信号ビットがアクセスプロダ
クト内で内部的に使用されるフォーマット内の対応する
データチャンネルと関連するためにアクセスされること
ができるような信号フォーマットに変換するための信号
変換装置を提供する。すべての信号ビットはチャンネル
データと関連するのに有効である。貯蔵された信号ビッ
トは、新しいビットがソネットフォーマットで受信され
るのと同様に絶えず更新される。

【図面の簡単な説明】

第１図はSTS−１ソネットフレームのフォーマットを示
している。 第２図はDS1送信ラインのペイロードマップを示してい
る。 第３図はソネット同期ペイロードエンベロープ（SPE）
の一部分および連続的なソネットフレームに関する信号
ビットの関係が示されている。 第４図は本発明を示したブロック図である。 第５図は本発明のランダムアクセスメモリー（RAM）の
概略図である。 第６図は信号レジスタ回路を示した概略図である。 第７図はラム制御回路を示した概略図である。 第８図は書込み修正マルチプレクサの概略図である。 第９図は信号出力マルチプレクサ回路の概略図である。 第10図はレジスタ回路の概略図である。 10……ラム、12……ラムコントローラ、14……信号レジ
スタ回路、16……書込み修正マルチプレクサ回路、17…
…フレームデコーダ、18……出力マルチプレクサ、20…
…貯蔵用レジスタ回路、22……ラム、24……ラム、34…
…マルチプレクサ、96……レジスタ、98……レジスタ、
100……レジスタ、124,126,128,130……マルチプレク
サ、150,156……インバータ、178……レジスタ。

フロントページの続き (56)参考文献 特開 平２−207629（ＪＰ，Ａ) 特開 昭63−222532（ＪＰ，Ａ) 特開 昭64−60035（ＪＰ，Ａ) 特表 平３−502994（ＪＰ，Ａ) 国際公開90／7829（ＷＯ，Ａ１) 国際公開90／13955（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04J 3/00

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】支流に関連するチャンネルでデータを送信
   するためにCCITT勧告G.707,G.708およびG.709またはソ
   ネットにしたがってフォーマットされた高周波搬送波を
   より低い帯域幅の搬送波にインターフェイスさせる装置
   において、 CCITT勧告G.707,G.708およびG.709またはソネットにし
   たがってフォーマットされた信号ビットを、信号ビット
   の各グループが特定の送信チャンネルに関連している信
   号ビットのグループに変換する手段と、 CCITT勧告G.707,G.708およびG.709またはソネットにし
   たがってフォーマットされた信号バイトから信号ビット
   を読み取る手段と、 CCITT勧告G.707,G.708およびG.709またはソネットにし
   たがってフォーマットされた信号バイトから読み取られ
   た信号ビットを記憶する記憶手段と、 特定のチャンネルに関連する信号ビットを前記記憶手段
   から読み取り、前記信号ビットを出力に供給する手段と
   を具備し、 前記記憶手段がCCITT勧告G.707,G.708およびG.709また
   はソネットにしたがってフォーマットされた準にフォー
   マットでビットを記憶し、特定の支流の連続したチャン
   ネルのグループに対する類似したビットのグループを前
   記記憶手段の１つのアドレスに記憶し、CCITT勧告G.70
   7,G.708およびG.709またはソネットにしたがってフォー
   マットされた信号バイトから読み取られるしたがってビ
   ットがグループで記憶されることを特徴とする装置。
2. 【請求項２】前記信号ビットのグループが４つの信号ビ
   ットの組であることを特徴とする請求項１記載の装置。
3. 【請求項３】２つの連続した支流に対する信号ビットの
   組が同じアドレスに記憶されることを特徴とする請求項
   １記載の装置。
4. 【請求項４】前記読み取り手段が、 前記記憶手段のアドレスに記憶されたすべてのビットを
   読み取る手段と、 前記支流の１つからビットを選択し、前記アドレスに記
   憶された前記４つのチャンネルの内の１つからビットを
   選択するために、前記記憶手段から読み取られたビット
   を多重化する手段とを備えていることを特徴とする請求
   項３記載の装置。
5. 【請求項５】前記記憶手段に記憶された信号ビットを更
   新する手段をさらに具備していることを特徴とする請求
   項３記載の装置。
6. 【請求項６】前記更新手段が、 高周波搬送波送信における２つの支流を表し、CCITT勧
   告G.707,G.708およびG.709またはソネットにしたがって
   フォーマットされた２つの連続した信号バイトから読み
   取られた信号ビットを一時的に記憶する手段と、 特定の記憶アドレスにおける信号ビットを読み取り、こ
   の信号ビットを前記一時的に記憶する手段中の信号ビッ
   トにより修正し、この修正されたビットを前記記憶手段
   に書き戻して、前記記憶手段に記憶された信号ビットに
   読取修正書込動作を実行する手段とを備えていることを
   特徴とする請求項５記載の装置。
7. 【請求項７】前記読取修正書込動作が２バイト位置だけ
   遅延されて、CCITT勧告G.707,G.708およびG.709または
   ソネットにしたがってフォーマットされた２つの連続し
   たバイトの記憶された信号ビットの同時更新を可能と
   し、 支流０チャンネル０に対する信号ビットを記憶し、これ
   により、２つの最高も高順位の支流の信号ビットに対す
   るに対する読取修正書込動作が終了するまでの間に、支
   流０チャンネル０に含まれるデータと関連するようにこ
   れらの記憶された信号ビットが読み出されるレジスタ回
   路をさらに具備することを特徴とする請求項６記載の装
   置。
8. 【請求項８】２つの連続した支流の信号ビットに対する
   前記一時的な記憶手段は、 偶数番号の支流の信号ビットを記憶する２つの４ビット
   レジスタと、 奇数信号の支流の信号ビットを記憶する１つの４ビット
   レジスタとを備えていることを特徴とする請求項６記載
   の装置。
9. 【請求項９】前記記憶手段は、少なくとも32×78ビット
   のサイズを有するランダムアクセスメモリ（RAM）を備
   えていることを特徴とする請求項３記載の装置。
10. 【請求項１０】前記ランダムアクセスメモリは、32×96
    ビットの全容量を持つように標準サイズのランダムアク
    セスメモリ回路から形成されることを特徴とする請求項
    ９記載の装置。
11. 【請求項１１】支流と関連するチャンネルにおいてデー
    タが送信される送信システムで使用され、CCITT勧告G.7
    07,G.708およびG.709またはソネットにしたがってフォ
    ーマットされた信号を、各チャンネルに対する信号ビッ
    トが相互に関連している信号フォーマットに変換する信
    号変換器において、 CCITT勧告G.707,G.708およびG.709またはソネットにし
    たがってフォーマットされた信号バイトから読み取られ
    た信号ビットを記憶するレジスタ手段と、 信号ビットを記憶するメモリ手段と、 前記メモリ手段から信号ビットを読み出す手段と、 レジスタ手段に記憶された信号ビットにより、前記メモ
    リ手段から読み出された信号ビットを修正するマルチプ
    レクサ手段と、 修正された信号ビットを前記メモリ手段に書き戻す手段
    と、 前記メモリ手段から読み出された信号ビットから、特定
    の支流およびチャンネルと関連するビットを選択するマ
    ルチプレクサ手段とを具備し、 前記メモリ手段が、CCITT勧告G.707,G.708およびG.709
    またはソネットにしたがってフォーマットされた準フォ
    ーマットで信号ビットを記憶し、特定の支流に対する連
    続したチャンネルのグループに対する類似したビットの
    グループが、前記記憶手段の１つのアドレスに記憶さ
    れ、CCITT勧告G.707,G.708およびG.709またはソネット
    にしたがってフォーマットされた信号バイトから読み取
    られるにしたがってビットがグループで記憶されること
    を特徴とする信号変換器。
12. 【請求項１２】前記信号ビットのグループが４つの信号
    ビットの組であることを特徴とする請求項11記載の信号
    変換器。
13. 【請求項１３】前記レジスタ手段が、 偶数番号の支流の信号ビットを記憶する２つの４ビット
    レジスタと、 奇数番号の支流の信号ビットを記憶する１つの４ビット
    レジスタとを備えていることを特徴とする請求項12記載
    の信号変換器。
14. 【請求項１４】前記マルチプレクサ手段が、前記レジス
    タ手段からの信号ビットと前記メモリ手段から読み出さ
    れた信号ビットとを組合せて、前記メモリ手段から読み
    出された信号ビットを更新することを特徴とする請求項
    12記載の信号変換器。
15. 【請求項１５】支流と関連するチャンネルにおいてデー
    タが送信される送信システムで使用され、CCITT勧告G.7
    07,G.708およびG.709またはソネットにしたがってフォ
    ーマットされた信号を、チャンネルに対する信号ビット
    が相互に関連している信号フォーマットに変換する方法
    において、 CCITT勧告G.707,G.708およびG.709またはソネットにし
    たがってフォーマットされた連続した信号バイトから信
    号ビットを読み取り、 少なくとも２つの連続した信号バイトに対して、CCIT
    T勧告G.707,G.708およびG.709またはソネットにしたが
    ってフォーマットされた信号ビットを一時的に記憶する
    ことにより、偶数および奇数の支流に対する信号ビット
    を一時的に記憶し、 ２つの隣接した支流のチャンネルに対する信号ビットを
    単一の記憶アドレスに記憶するタイプの信号記憶手段の
    アドレスから信号ビットを読み出し、 前記一時的に記憶された信号ビットによって、前記記憶
    手段から読み出された信号ビットを修正し、 前記修正された信号ビットを前記記憶手段に書き込むこ
    とにより、前記記憶された信号ビットを更新し、 前記記憶手段のアドレスから読み出されたビットから、
    特定の支流およびチャンネルに対する信号ビットを選択
    して、特定のチャンネルと関連する４つの信号ビットを
    前記記憶手段から読み出すステップを含むことを特徴と
    する方法。